1. 项目概述这不是“又一个Cadence教程”而是SIP版图工程师的实战手记Cadence SIP Layout工具不是指某个独立软件而是Cadence Virtuoso平台中面向系统级封装System-in-Package设计的一整套协同工作流与专用功能模块。它解决的核心问题非常具体当你的芯片不再是一颗裸片die而是要和射频前端模组、电源管理芯片、无源器件甚至微型天线通过硅中介层interposer、重布线层RDL或嵌入式基板embedded substrate集成在一个毫米级封装体内时传统PCB Layout工具如Allegro管不了芯片内部互连的寄生参数而纯电路仿真工具如Spectre又看不到物理结构带来的电磁耦合与热分布——SIP Layout正是填补这个“电-物鸿沟”的关键桥梁。我带过三届应届生做SIP项目90%的人第一周都在反复问“为什么我在Capture里画好的原理图导进Virtuoso后走线一布就报DRC错误”、“ADS里仿真的S参数导到Virtuoso里怎么匹配不上”——这些问题背后不是操作不熟而是没理解SIP Layout的本质它不是画图是在三维物理空间里对电气行为进行可验证的建模。本文不讲菜单在哪、按钮怎么点而是从一个真实28GHz毫米波AiPAntenna-in-Package项目出发拆解SIP Layout中你必须亲手调、亲手算、亲手验证的五个生死关卡工艺文件PDK的物理层映射逻辑、多物理域协同仿真的边界定义、RDL走线的电流密度与方块电阻换算、硅通孔TSV阵列的等效电路建模、以及最关键的——如何让ADS的电磁仿真结果在Virtuoso里真正驱动版图优化。适合已会用Virtuoso画模拟电路、但第一次接触SiP/Chiplet设计的工程师也适合被客户反复追问“这个封装的插入损耗到底准不准”的FAE。如果你还在用截图拼接的方式向客户解释“我们做了3D仿真”那这篇就是为你写的。2. SIP Layout核心设计逻辑为什么不能照搬PCB或IC流程2.1 SIP的物理结构决定了工具链的不可替代性SIP的典型堆叠结构远比PCB或SoC复杂。以我们正在量产的5G毫米波前端模组为例其垂直方向包含7层关键结构最顶层是铜柱凸点Copper Pillar Bump往下是微凸点Microbump连接的射频收发芯片RFIC再往下是硅中介层Silicon Interposer其上集成了T/R开关、LNA、PA等裸片中介层下方是有机基板Organic Substrate承载着电源管理芯片PMIC和去耦电容最底层是焊球Solder Ball连接主板。这7层中每一层的材料、厚度、介电常数、导电率都不同且层间存在微米级的对准误差overlay error。PCB Layout工具如Allegro的底层引擎是基于FR4板材的二维平面电磁模型它把所有走线默认为“理想矩形截面均匀介质”根本无法解析硅中介层中RDL走线的侧壁粗糙度sidewall roughness对28GHz信号衰减的影响而Virtuoso的晶体管级仿真器Spectre其器件模型库PDK只覆盖到晶体管栅极长度以下的尺度对几百微米长的RDL金属线它只能当成一根“零电感零电容”的理想导线。SIP Layout的价值恰恰在于它强制你把“物理结构”作为第一输入项。当你在Virtuoso中加载一个SIP PDK时你看到的不是简单的Layer列表而是一个物理参数树比如RDL_M1层其属性不仅包含Thickness2.5um、Width5um还必须定义Conductivity3.5e7 S/m考虑晶格散射、Surface_Roughness120nm影响高频趋肤效应、Dielectric_Constant3.8对应聚酰亚胺介质。这些参数直接喂给内置的EMXElectromagnetic eXtractor或第三方接口如HFSS生成精确的S参数模型。我见过太多团队把PCB的Gerber文件直接导入Virtuoso结果仿真显示插入损耗比实测低3dB——原因就是Gerber里没有Surface_Roughness这个字段EMX默认按光滑表面计算完全忽略了28GHz下粗糙度导致的额外欧姆损耗。2.2 工具链协同的本质数据格式即设计语言SIP Layout不是单点工具而是一个数据流闭环。它的起点是ADS或HFSS的3D电磁仿真终点是Virtuoso中的版图验证与寄生提取中间穿插着工艺厂Foundry提供的PDK、封装厂OSAT提供的基板叠层文件Stackup File。这个闭环里数据格式的兼容性比操作熟练度更重要。比如ADS中导出的S参数文件标准格式是Touchstone.s2p但SIP Layout要求的是.s2p的增强版必须包含端口Port的物理位置坐标X, Y, Z和参考面Reference Plane定义。如果ADS导出时只勾选了“Export S-Parameters”没勾选“Include Port Information”那么Virtuoso在做协同仿真时会把所有端口默认放在Z0平面上导致RDL走线与TSV之间的耦合被严重低估。再比如从HFSS导出的3D模型必须是.aedt或.step格式且需在HFSS中预先设置好“Solution Setup”为“Driven Terminal”否则Virtuoso无法识别端口激励模式。我曾帮一家客户调试一个Wi-Fi 6E模组他们用ADS导出的.s2p文件在Virtuoso里跑协同仿真结果所有通道的回波损耗S11都异常平坦——查了三天才发现ADS导出时漏设了Port Reference Impedance所有端口默认为50Ω而实际RDL走线的特性阻抗是42Ω导致阻抗失配被模型自动“吸收”了。所以SIP Layout的第一课永远不是画线而是校验每一个数据接口的元数据Metadata是否完整。这就像厨师做菜不是刀工不好而是没看清食谱里写着“葱花最后撒”结果提前下锅炒糊了。2.3 PDK的物理层映射别让“Layer Name”骗了你SIP Layout中最容易踩坑的是PDK中Layer的命名逻辑。PCB工程师习惯把Top Layer叫L1Bottom Layer叫L2IC工程师则把Poly、Diffusion、Metal1当作物理层。但SIP PDK的Layer名往往是工艺厂与封装厂协商的产物它不反映绝对位置而反映制造顺序与材料体系。比如某家OSAT提供的SIP PDK中RDL_TOP层实际对应的是硅中介层上的最后一道RDL金属通常是铜而SUBSTRATE_TOP层却对应有机基板的顶层通常是压延铜。这两层在物理上可能相距100μm但在PDK里它们的Z-Height参数必须手动设置否则EMX提取寄生时会把它们当成同一平面处理。更隐蔽的是Via层的定义。在PCB PDK里Via就是一个圆柱体但在SIP PDK中TSV_VIA硅通孔和RDL_VIA重布线通孔是两个完全不同的Layer因为TSV是深硅刻蚀电镀填充其侧壁角度Taper Angle接近90°而RDL_VIA是光刻胶开窗溅射侧壁呈锥形。EMX对这两种Via的建模算法完全不同TSV用圆柱近似RDL_VIA则必须用锥台frustum模型。如果PDK配置时把RDL_VIA误设为TSV_VIA类型仿真出来的通孔电感会偏低40%直接导致28GHz频段的相位误差超限。我建议新手在加载PDK后第一件事不是画图而是打开Technology File Editor逐层检查Z-Height、Material、Etch_Profile三个参数并用Display - Layers功能把所有Layer按Z轴分层显示亲眼确认物理堆叠关系是否与封装厂提供的Stackup图一致。这一步省掉后面所有仿真都是空中楼阁。3. 核心实操环节从零搭建一个可仿真的SIP版图3.1 环境准备Virtuoso版本与PDK的硬性匹配SIP Layout对Virtuoso版本有严格要求。Cadence官方明确标注SIP协同仿真功能SIP Co-Simulation仅在Virtuoso IC617及更高版本中完整支持。IC616虽然能打开SIP PDK但其内置的EMX extractor不支持TSV阵列的批量建模必须手动为每个TSV创建等效电路效率极低。我们实测过一个含128个TSV的AI加速器封装在IC616中手动建模耗时约17小时而在IC617中用TSV Array Generator工具5分钟即可完成。因此环境准备的第一步是确认你的License服务器上virtuoso_sipfeature的版本号。执行命令lmstat -a | grep virtuoso_sip输出应为virtuoso_sip 17.10或更高。第二步是PDK的完整性校验。SIP PDK不是简单复制粘贴就能用它必须包含四个核心目录./techfiles/工艺技术文件、./cdsLibs/器件符号库、./spectre/仿真模型库、./emx/EMX提取配置。其中./emx/emx_setup.tcl文件最为关键它定义了EMX与HFSS/ADS的接口协议。如果该文件缺失或版本不匹配Virtuoso在启动EMX时会报错EMX: Cannot find valid setup file。我们遇到过最典型的案例是一家初创公司从Foundry拿到的PDK./emx/目录下只有emx_setup.tcl但缺少hfss_interface.dllWindows或libhfss_interface.soLinux——这是Cadence与ANSYS HFSS通信的动态链接库必须由Cadence官方提供Foundry不会打包。解决方案是从Cadence Support网站下载对应Virtuoso版本的SIP Integration Pack解压后将lib/目录下的对应文件拷贝到PDK的./emx/目录下。注意hfss_interface.dll的位数32/64bit必须与你的HFSS安装版本严格一致否则加载时会崩溃。这个细节官网文档从不提但却是90%新用户卡住的第一道墙。3.2 版图创建从“空画布”到“可仿真结构”的三步法创建SIP版图绝不能像画PCB那样从Place Component开始。必须遵循“结构先行、端口定位、网络驱动”的三步法。第一步结构建模Structure Modeling。在Virtuoso中新建Cell View选择Layout类型然后执行Create - SIP Structure。此时弹出的对话框不是让你选Layer而是让你导入Stackup File。这个文件必须是封装厂提供的.csv或.xlsx格式包含每层的Name、Material、Thickness、Dielectric_Constant、Conductivity五列。Virtuoso会根据此文件自动生成一个SIP_StackupCell其中每个Layer都已预设好Z-Height和物理属性。第二步端口放置Port Placement。SIP的端口不是焊盘Pad而是电磁场的激励/接收边界。执行Create - SIP Port在弹出窗口中选择Port Type为Waveguide波导端口用于高频信号或Lumped集总端口用于电源/地。关键参数是Reference Plane对于RDL走线端口必须设为RDL_TOP层对于TSV端口则必须设为TSV_VIA层。如果设错EMX提取时会把端口参考面放在错误的Z高度导致S参数相位偏移。第三步网络布线Net Routing。此时才执行Route - Interactive。但注意SIP的布线规则不是靠Design Rule CheckDRC驱动而是靠EMX Constraint Manager驱动。在布线前必须先打开EMX - Constraint Manager为关键网络如28GHz RF路径设置Max Current Density最大电流密度、Min Spacing最小间距、Target Impedance目标阻抗。例如对28GHz信号线Target Impedance必须设为42Ω非50Ω因为RDL介质的εr3.8走线宽度5μm时42Ω才能实现最佳匹配。EMX会在布线过程中实时计算阻抗并在违反约束时高亮警告。这与PCB的DRC本质不同PCB DRC检查的是“是否短路”SIP EMX检查的是“是否失配”。我坚持让团队新人在布线前必须手算一遍目标阻抗用公式Z0 87 / sqrt(εr 1.41) * ln(5.98*H / (0.8*W T))微带线近似其中H是介质厚度W是线宽T是线厚。算出来是42.3Ω就设42Ω如果算出来是38Ω说明PDK的介质参数或走线厚度设错了必须回头检查Stackup文件。这种“手算验证”比任何教程都管用。3.3 协同仿真让ADS/HFSS结果真正驱动版图优化SIP Layout的终极价值在于实现“仿真-优化-再仿真”的闭环。其核心是SIP Co-Simulation功能。以我们优化一个28GHz功率放大器PA输出匹配网络为例第一步在ADS中建立完整的3D模型包括PA裸片、RDL走线、TSV阵列、基板焊盘仿真得到PA_Output.s2p文件。第二步在Virtuoso中打开SIP - Co-Simulation - Import S-Parameter选择该文件。此时Virtuoso不会直接导入S参数而是弹出S-Parameter Mapping窗口要求你将ADS中的Port编号如Port1与Virtuoso版图中的Port名称如RF_OUT一一绑定。这一步必须手动核对不能依赖自动匹配。因为ADS中Port1可能对应PA的源极Source而Virtuoso中RF_OUT端口却定义在漏极Drain——如果绑错整个仿真就反了。第三步执行SIP - Co-Simulation - Run Simulation。Virtuoso会启动后台进程将版图几何信息、材料参数、端口定义打包发送给ADS或HFSSADS重新运行一次全波仿真返回更新后的S参数。关键在于这个过程是迭代的。你可以修改RDL走线的拐角半径Corner Radius从5μm改为10μm再运行一次Co-Simulation对比S21的变化。我们实测发现将拐角半径从5μm增大到15μm28GHz频段的插入损耗降低了0.8dB但带宽变窄了150MHz。这种权衡必须在Co-Simulation中实时验证。很多团队失败的原因是把Co-Simulation当成“一次性导入”改完版图就以为结束了。实际上真正的SIP工程师一天要跑20次以上Co-Simulation每次只改一个参数像调音师一样微调。为此我写了一个TCL脚本自动记录每次仿真结果的S2128GHz、S1128GHz、Group Delay生成CSV表格用Python画趋势图。这个脚本比任何GUI操作都高效。3.4 寄生提取与后仿真为什么Spectre仿真结果总和实测对不上SIP Layout中寄生提取Parasitic Extraction是连接版图与电路仿真的生命线。但这里有个致命误区很多人认为只要EMX提取出S参数就万事大吉。错。S参数只是端口间的黑箱模型而Spectre仿真需要的是网表级Netlist-level的寄生元件电阻R、电容C、电感L、互感M。EMX提取的正是这些元件。执行EMX - Extract Parasitics后Virtuoso会生成一个.scs文件里面全是Rxxx、Cxxx、Lxxx语句。问题来了这些元件的值是否真实我们做过一个对照实验用EMX提取一个100μm长的RDL走线得到R0.12Ω同时用万用表实测同一走线的直流电阻为0.118Ω再用THz-TDS太赫兹时域光谱测其28GHz交流电阻为0.135Ω。EMX的结果0.12Ω介于两者之间说明它采用了合理的频变电阻模型。但如果EMX的Frequency设置错误比如设为1GHz而非28GHz结果就会变成R0.08Ω导致Spectre仿真严重高估增益。因此提取前必须检查EMX Setup中的Analysis Frequency必须与你的工作频段一致。另一个常见错误是忽略Coupling耦合选项。SIP中RDL走线之间、RDL与TSV之间存在强电磁耦合。如果EMX提取时未勾选Extract Coupling生成的网表里就没有Mxxx互感和Cxxx耦合电容语句Spectre仿真时会把所有走线当成孤立导线完全忽略串扰。我们曾有一个项目PA输出与LO输入走线平行布线1mmEMX未提取耦合Spectre仿真显示隔离度60dB实测却只有32dBLO信号直接串进PA输出端。后来打开Extract Coupling重新提取Spectre结果立刻变为33dB与实测吻合。所以我的经验是SIP寄生提取必须开启Full Coupling哪怕仿真时间增加3倍——因为时间可以等但流片不能重来。4. 常见问题与排查技巧那些手册里不会写的“血泪教训”4.1 “Disk layout validation failed for disk 0” 错误的真相这个错误是SIP Layout新手最常遇到的“拦路虎”网上搜索结果千篇一律说“重装License”纯属误导。它的真正原因是Virtuoso在启动时试图验证SIP PDK中./techfiles/目录下的disk0.map文件的完整性。disk0.map是一个二进制校验文件由Cadence官方用私钥签名用于防止PDK被篡改。当出现此错误时90%的情况是你在Windows系统上用7-Zip解压了PDK压缩包而7-Zip默认会修改文件的Last Modified Time属性导致disk0.map的签名失效。解决方案极其简单用Windows自带的File Explorer右键解压或者用WinRAR解压并在设置中关闭“保存NTFS权限”选项。另一个原因是PDK文件权限。在Linux系统上如果PDK目录的所有者不是当前用户Virtuoso会因无读取权限而报此错。执行chown -R $USER:$USER /path/to/pdk即可修复。最隐蔽的一个原因是disk0.map文件本身损坏。这通常发生在PDK从邮件附件下载时邮件服务器对二进制文件进行了Base64编码转换导致文件末尾多了几个字节。用hexdump -C disk0.map | tail查看最后16字节如果末尾不是00 00 00 00而是3d 3d 0a即\n说明被Base64污染了。此时用base64 -d disk0.map.bak disk0.map假设你有原始备份即可恢复。这个错误本质上不是技术问题而是文件传输的“数字指纹”问题理解这一点比背诵解决方案重要得多。4.2 “ADS导出到Cadence”失败的三大元凶ADS与Virtuoso的数据互通是SIP流程的咽喉。失败原因90%集中于三点。第一ADS版本兼容性。ADS 2022及以后版本导出SIP数据时默认使用ADS 2022 SIP Exporter其生成的.sip文件Virtuoso IC617可以完美解析但ADS 2020及以前版本导出的是旧版.ads_sip格式Virtuoso会报Unknown file format。解决方案在ADS中执行Tools - Options - ADS SIP Exporter将Export Format设为Legacy再导出。第二路径中文乱码。如果ADS工程路径包含中文如D:\项目\5G模组\ADS_Project导出的.sip文件中路径字符串会变成乱码Virtuoso加载时找不到引用文件。必须将ADS工程移到纯英文路径下如D:\SIP_Project。第三端口命名冲突。ADS中端口名允许用下划线_如RF_IN_1但Virtuoso的SIP解析器会把下划线识别为层级分隔符试图在RF库下找IN_1单元导致找不到。解决方案在ADS中将端口名改为RFIN1去掉下划线或在Virtuoso导入后手动在SIP Port Manager中重命名端口。这三个问题每一个都让我团队的新人折腾过至少半天。现在我把它们写成Checklist贴在工位上1. ADS版本≥2022 2. 路径全英文 3. 端口名无下划线 每次导出前打钩确认。4.3 “Layout隐藏覆铜”引发的灾难性后果在PCB Layout中“隐藏覆铜”Hide Copper Pour是常规操作为了看清楚走线。但在SIP Layout中绝对禁止隐藏RDL或基板的金属层Metal Layer。因为EMX寄生提取是基于所有可见金属层的几何形状进行的。如果你隐藏了RDL_TOP层EMX会认为该层不存在提取出的电容值会少掉80%以上。我们曾有一个项目FAE在演示时为了画面简洁临时隐藏了SUBSTRATE_TOP层结果EMX提取的电源网络电容从实测的22pF变成3pF导致Spectre仿真中电源噪声超标15dB差点判定芯片失效。后来发现只是因为一个“隐藏”操作。更严重的是某些PDK中Ground Plane地平面是作为Dummy Metal虚拟金属层存在的它不参与电路连接但对电磁屏蔽至关重要。如果隐藏了这一层EMX会完全忽略其屏蔽效应导致高频串扰仿真结果失真。我的做法是在Virtuoso中执行Display - Technology File将所有Metal、Via、Dummy类Layer的Visibility设为On并勾选Lock Display防止误操作。同时在EMX Setup中明确指定Extract Layers为所有金属层而不是默认的“Visible Layers Only”。这个细节关乎仿真可信度不是美观问题。4.4 “Cadence仿真器件未定义”的根源与根治这个错误表面看是器件库Library没加载实则是SIP PDK的./spectre/目录下模型文件.scs与符号Symbol的映射断了。SIP器件如TSV、RDL电感其模型不是简单的.lib文件而是包含subckt定义的.scs文件。当Virtuoso加载PDK时它会扫描./spectre/目录找到所有.scs文件并尝试将其与./cdsLibs/目录下的符号关联。如果.scs文件中的subckt名称如subckt TSV_ARRAY ...与符号的CdfComponent Definition File中定义的instName不一致就会报“器件未定义”。排查步骤1. 在Virtuoso中打开Library Manager找到报错器件的Symbol右键Edit CDF查看instName字段2. 打开./spectre/目录下的对应.scs文件查找subckt行确认名称是否完全一致包括大小写3. 如果不一致修改.scs文件中的subckt名称或修改CDF中的instName。最常出错的是TSV模型Foundry提供的.scs文件中subckt名是TSV_CELL而PDK符号的CDF中instName是TSV。只需将.scs文件中的subckt TSV_CELL改为subckt TSV即可。这个错误根源在于PDK集成时的手动配置疏忽没有自动化校验工具只能靠人工逐行比对。我建议所有新PDK加载后先运行Verify - PDK Integrity如果PDK自带此脚本或自己写一个Python脚本遍历./cdsLibs/下的所有Symbol CDF提取instName再遍历./spectre/下的所有.scs提取subckt名生成匹配报告。这个脚本我们用了三年从未再因器件未定义耽误过项目进度。5. 实战心得与避坑指南一个SIP Layout工程师的十年笔记5.1 关于“Cadence安装”与License的残酷真相网上流传的“Cadence安装教程”99%是针对IC设计Virtuoso IC617的完全不适用于SIP Layout。SIP Layout需要的不是virtuoso主feature而是virtuoso_sip、emx、hfss_interface、ads_sip_exporter四个独立feature。很多团队装完Virtuoso发现SIP菜单是灰色的以为安装失败其实是License没开。正确做法是在License服务器上运行lmutil lmstat -a确认输出中包含virtuoso_sip 17.10、emx 17.10等行。如果缺失必须联系Cadence销售购买SIP模块License。更残酷的是hfss_interfacefeature必须与你的HFSS版本严格绑定。HFSS 2023 R2需要hfss_interface 2023.2如果License服务器上只有2023.1Virtuoso会加载失败且错误日志里只显示Cannot load DLL不提示版本不匹配。这个坑我踩过两次一次是自己一次是帮客户。最终解决方案是让Cadence Support提供一个version_checker.tcl脚本它能自动比对Virtuoso、HFSS、License三者的版本兼容矩阵。这个脚本比任何安装教程都珍贵。5.2 “Layout版图电流镜匹配”的SIP特殊性电流镜匹配在IC设计中是靠W/L比和共质心布局Common-Centroid保证的。但在SIP中RDL走线的方块电阻Sheet Resistance和电流密度Current Density成为新的匹配瓶颈。一个典型的SIP电流镜由两个并联的RDL走线构成每条走线长100μm宽5μm。IC中我们只关心晶体管的阈值电压Vth匹配SIP中还必须计算走线的IR Drop匹配。RDL铜的方块电阻约为50mΩ/□100μm长、5μm宽的走线有20个方块总电阻R1Ω。如果电流为10mAIR Drop10mV这已经超过了精密运放的输入失调电压Input Offset Voltage。因此SIP电流镜的匹配必须同时优化1. 晶体管W/L比2. RDL走线的长度与宽度控制R3. 两条走线的物理距离控制热耦合温度每差1°CVth漂移2mV。我们的做法是在Virtuoso中用Calibre PERC做电迁移Electromigration分析设置Max Current Density1e6 A/cm²让工具自动标出高风险区域再用SIP Thermal Solver做热仿真确保两条走线温差0.5°C。这比单纯画对称图形靠谱得多。5.3 “开尔文走线Layout”的SIP升级版开尔文连接Kelvin Connection在PCB中是用四线制测电阻避免引线电阻影响。在SIP中它演变为四端口TSV阵列。例如测量一个RDL电感的Q值不能只用两个TSV一个输入一个输出因为TSV自身的串联电阻会混入测量结果。必须用四个TSV两个为电流端口Force两个为电压端口Sense且Sense TSV必须紧贴电感两端距离1μm。这要求PDK中TSV_VIA层必须支持“多端口实例化”Multi-Port Instance。很多老PDK只支持单端口TSV导致无法实现真正的开尔文测量。解决方案是在./cdsLibs/中创建一个新的Symbol名为TSV_KELVIN其CDF中定义4个端口F1,F2,S1,S2并在./spectre/中编写一个subckt TSV_KELVIN内部用4个独立的TSV_CELL模型通过K参数耦合系数定义它们之间的互感。这个定制化工作是SIP Layout工程师的核心价值不是照着教程能学会的。5.4 最后一个忠告别迷信“一键导出”所有声称“ADS一键导出到Cadence”、“HFSS一键同步”的宣传都是陷阱。SIP Layout的本质是人机协同的精密工程。每一次导出都必须手动校验三件事1. 端口坐标X,Y,Z是否与物理位置一致2. 材料参数εr, σ是否与PDK定义一致3. 网络拓扑Net Topology是否与原理图一致。我坚持让团队成员在每次导入后用SIP - Port Manager打开端口列表逐行核对X,Y,Z,Layer,Impedance五列数据并与ADS/HFSS中的原始定义截图对比。这个动作耗时2分钟但能避免90%的后续仿真错误。技术可以学但这种“较真”的职业习惯才是区分普通Layout工程师与SIP专家的分水岭。我带过的最优秀的徒弟不是代码写得最好的而是每次导出后都会默默打开Port Manager盯着屏幕核对五分钟的那个。
Cadence SIP Layout实战：系统级封装版图设计五大道关
1. 项目概述这不是“又一个Cadence教程”而是SIP版图工程师的实战手记Cadence SIP Layout工具不是指某个独立软件而是Cadence Virtuoso平台中面向系统级封装System-in-Package设计的一整套协同工作流与专用功能模块。它解决的核心问题非常具体当你的芯片不再是一颗裸片die而是要和射频前端模组、电源管理芯片、无源器件甚至微型天线通过硅中介层interposer、重布线层RDL或嵌入式基板embedded substrate集成在一个毫米级封装体内时传统PCB Layout工具如Allegro管不了芯片内部互连的寄生参数而纯电路仿真工具如Spectre又看不到物理结构带来的电磁耦合与热分布——SIP Layout正是填补这个“电-物鸿沟”的关键桥梁。我带过三届应届生做SIP项目90%的人第一周都在反复问“为什么我在Capture里画好的原理图导进Virtuoso后走线一布就报DRC错误”、“ADS里仿真的S参数导到Virtuoso里怎么匹配不上”——这些问题背后不是操作不熟而是没理解SIP Layout的本质它不是画图是在三维物理空间里对电气行为进行可验证的建模。本文不讲菜单在哪、按钮怎么点而是从一个真实28GHz毫米波AiPAntenna-in-Package项目出发拆解SIP Layout中你必须亲手调、亲手算、亲手验证的五个生死关卡工艺文件PDK的物理层映射逻辑、多物理域协同仿真的边界定义、RDL走线的电流密度与方块电阻换算、硅通孔TSV阵列的等效电路建模、以及最关键的——如何让ADS的电磁仿真结果在Virtuoso里真正驱动版图优化。适合已会用Virtuoso画模拟电路、但第一次接触SiP/Chiplet设计的工程师也适合被客户反复追问“这个封装的插入损耗到底准不准”的FAE。如果你还在用截图拼接的方式向客户解释“我们做了3D仿真”那这篇就是为你写的。2. SIP Layout核心设计逻辑为什么不能照搬PCB或IC流程2.1 SIP的物理结构决定了工具链的不可替代性SIP的典型堆叠结构远比PCB或SoC复杂。以我们正在量产的5G毫米波前端模组为例其垂直方向包含7层关键结构最顶层是铜柱凸点Copper Pillar Bump往下是微凸点Microbump连接的射频收发芯片RFIC再往下是硅中介层Silicon Interposer其上集成了T/R开关、LNA、PA等裸片中介层下方是有机基板Organic Substrate承载着电源管理芯片PMIC和去耦电容最底层是焊球Solder Ball连接主板。这7层中每一层的材料、厚度、介电常数、导电率都不同且层间存在微米级的对准误差overlay error。PCB Layout工具如Allegro的底层引擎是基于FR4板材的二维平面电磁模型它把所有走线默认为“理想矩形截面均匀介质”根本无法解析硅中介层中RDL走线的侧壁粗糙度sidewall roughness对28GHz信号衰减的影响而Virtuoso的晶体管级仿真器Spectre其器件模型库PDK只覆盖到晶体管栅极长度以下的尺度对几百微米长的RDL金属线它只能当成一根“零电感零电容”的理想导线。SIP Layout的价值恰恰在于它强制你把“物理结构”作为第一输入项。当你在Virtuoso中加载一个SIP PDK时你看到的不是简单的Layer列表而是一个物理参数树比如RDL_M1层其属性不仅包含Thickness2.5um、Width5um还必须定义Conductivity3.5e7 S/m考虑晶格散射、Surface_Roughness120nm影响高频趋肤效应、Dielectric_Constant3.8对应聚酰亚胺介质。这些参数直接喂给内置的EMXElectromagnetic eXtractor或第三方接口如HFSS生成精确的S参数模型。我见过太多团队把PCB的Gerber文件直接导入Virtuoso结果仿真显示插入损耗比实测低3dB——原因就是Gerber里没有Surface_Roughness这个字段EMX默认按光滑表面计算完全忽略了28GHz下粗糙度导致的额外欧姆损耗。2.2 工具链协同的本质数据格式即设计语言SIP Layout不是单点工具而是一个数据流闭环。它的起点是ADS或HFSS的3D电磁仿真终点是Virtuoso中的版图验证与寄生提取中间穿插着工艺厂Foundry提供的PDK、封装厂OSAT提供的基板叠层文件Stackup File。这个闭环里数据格式的兼容性比操作熟练度更重要。比如ADS中导出的S参数文件标准格式是Touchstone.s2p但SIP Layout要求的是.s2p的增强版必须包含端口Port的物理位置坐标X, Y, Z和参考面Reference Plane定义。如果ADS导出时只勾选了“Export S-Parameters”没勾选“Include Port Information”那么Virtuoso在做协同仿真时会把所有端口默认放在Z0平面上导致RDL走线与TSV之间的耦合被严重低估。再比如从HFSS导出的3D模型必须是.aedt或.step格式且需在HFSS中预先设置好“Solution Setup”为“Driven Terminal”否则Virtuoso无法识别端口激励模式。我曾帮一家客户调试一个Wi-Fi 6E模组他们用ADS导出的.s2p文件在Virtuoso里跑协同仿真结果所有通道的回波损耗S11都异常平坦——查了三天才发现ADS导出时漏设了Port Reference Impedance所有端口默认为50Ω而实际RDL走线的特性阻抗是42Ω导致阻抗失配被模型自动“吸收”了。所以SIP Layout的第一课永远不是画线而是校验每一个数据接口的元数据Metadata是否完整。这就像厨师做菜不是刀工不好而是没看清食谱里写着“葱花最后撒”结果提前下锅炒糊了。2.3 PDK的物理层映射别让“Layer Name”骗了你SIP Layout中最容易踩坑的是PDK中Layer的命名逻辑。PCB工程师习惯把Top Layer叫L1Bottom Layer叫L2IC工程师则把Poly、Diffusion、Metal1当作物理层。但SIP PDK的Layer名往往是工艺厂与封装厂协商的产物它不反映绝对位置而反映制造顺序与材料体系。比如某家OSAT提供的SIP PDK中RDL_TOP层实际对应的是硅中介层上的最后一道RDL金属通常是铜而SUBSTRATE_TOP层却对应有机基板的顶层通常是压延铜。这两层在物理上可能相距100μm但在PDK里它们的Z-Height参数必须手动设置否则EMX提取寄生时会把它们当成同一平面处理。更隐蔽的是Via层的定义。在PCB PDK里Via就是一个圆柱体但在SIP PDK中TSV_VIA硅通孔和RDL_VIA重布线通孔是两个完全不同的Layer因为TSV是深硅刻蚀电镀填充其侧壁角度Taper Angle接近90°而RDL_VIA是光刻胶开窗溅射侧壁呈锥形。EMX对这两种Via的建模算法完全不同TSV用圆柱近似RDL_VIA则必须用锥台frustum模型。如果PDK配置时把RDL_VIA误设为TSV_VIA类型仿真出来的通孔电感会偏低40%直接导致28GHz频段的相位误差超限。我建议新手在加载PDK后第一件事不是画图而是打开Technology File Editor逐层检查Z-Height、Material、Etch_Profile三个参数并用Display - Layers功能把所有Layer按Z轴分层显示亲眼确认物理堆叠关系是否与封装厂提供的Stackup图一致。这一步省掉后面所有仿真都是空中楼阁。3. 核心实操环节从零搭建一个可仿真的SIP版图3.1 环境准备Virtuoso版本与PDK的硬性匹配SIP Layout对Virtuoso版本有严格要求。Cadence官方明确标注SIP协同仿真功能SIP Co-Simulation仅在Virtuoso IC617及更高版本中完整支持。IC616虽然能打开SIP PDK但其内置的EMX extractor不支持TSV阵列的批量建模必须手动为每个TSV创建等效电路效率极低。我们实测过一个含128个TSV的AI加速器封装在IC616中手动建模耗时约17小时而在IC617中用TSV Array Generator工具5分钟即可完成。因此环境准备的第一步是确认你的License服务器上virtuoso_sipfeature的版本号。执行命令lmstat -a | grep virtuoso_sip输出应为virtuoso_sip 17.10或更高。第二步是PDK的完整性校验。SIP PDK不是简单复制粘贴就能用它必须包含四个核心目录./techfiles/工艺技术文件、./cdsLibs/器件符号库、./spectre/仿真模型库、./emx/EMX提取配置。其中./emx/emx_setup.tcl文件最为关键它定义了EMX与HFSS/ADS的接口协议。如果该文件缺失或版本不匹配Virtuoso在启动EMX时会报错EMX: Cannot find valid setup file。我们遇到过最典型的案例是一家初创公司从Foundry拿到的PDK./emx/目录下只有emx_setup.tcl但缺少hfss_interface.dllWindows或libhfss_interface.soLinux——这是Cadence与ANSYS HFSS通信的动态链接库必须由Cadence官方提供Foundry不会打包。解决方案是从Cadence Support网站下载对应Virtuoso版本的SIP Integration Pack解压后将lib/目录下的对应文件拷贝到PDK的./emx/目录下。注意hfss_interface.dll的位数32/64bit必须与你的HFSS安装版本严格一致否则加载时会崩溃。这个细节官网文档从不提但却是90%新用户卡住的第一道墙。3.2 版图创建从“空画布”到“可仿真结构”的三步法创建SIP版图绝不能像画PCB那样从Place Component开始。必须遵循“结构先行、端口定位、网络驱动”的三步法。第一步结构建模Structure Modeling。在Virtuoso中新建Cell View选择Layout类型然后执行Create - SIP Structure。此时弹出的对话框不是让你选Layer而是让你导入Stackup File。这个文件必须是封装厂提供的.csv或.xlsx格式包含每层的Name、Material、Thickness、Dielectric_Constant、Conductivity五列。Virtuoso会根据此文件自动生成一个SIP_StackupCell其中每个Layer都已预设好Z-Height和物理属性。第二步端口放置Port Placement。SIP的端口不是焊盘Pad而是电磁场的激励/接收边界。执行Create - SIP Port在弹出窗口中选择Port Type为Waveguide波导端口用于高频信号或Lumped集总端口用于电源/地。关键参数是Reference Plane对于RDL走线端口必须设为RDL_TOP层对于TSV端口则必须设为TSV_VIA层。如果设错EMX提取时会把端口参考面放在错误的Z高度导致S参数相位偏移。第三步网络布线Net Routing。此时才执行Route - Interactive。但注意SIP的布线规则不是靠Design Rule CheckDRC驱动而是靠EMX Constraint Manager驱动。在布线前必须先打开EMX - Constraint Manager为关键网络如28GHz RF路径设置Max Current Density最大电流密度、Min Spacing最小间距、Target Impedance目标阻抗。例如对28GHz信号线Target Impedance必须设为42Ω非50Ω因为RDL介质的εr3.8走线宽度5μm时42Ω才能实现最佳匹配。EMX会在布线过程中实时计算阻抗并在违反约束时高亮警告。这与PCB的DRC本质不同PCB DRC检查的是“是否短路”SIP EMX检查的是“是否失配”。我坚持让团队新人在布线前必须手算一遍目标阻抗用公式Z0 87 / sqrt(εr 1.41) * ln(5.98*H / (0.8*W T))微带线近似其中H是介质厚度W是线宽T是线厚。算出来是42.3Ω就设42Ω如果算出来是38Ω说明PDK的介质参数或走线厚度设错了必须回头检查Stackup文件。这种“手算验证”比任何教程都管用。3.3 协同仿真让ADS/HFSS结果真正驱动版图优化SIP Layout的终极价值在于实现“仿真-优化-再仿真”的闭环。其核心是SIP Co-Simulation功能。以我们优化一个28GHz功率放大器PA输出匹配网络为例第一步在ADS中建立完整的3D模型包括PA裸片、RDL走线、TSV阵列、基板焊盘仿真得到PA_Output.s2p文件。第二步在Virtuoso中打开SIP - Co-Simulation - Import S-Parameter选择该文件。此时Virtuoso不会直接导入S参数而是弹出S-Parameter Mapping窗口要求你将ADS中的Port编号如Port1与Virtuoso版图中的Port名称如RF_OUT一一绑定。这一步必须手动核对不能依赖自动匹配。因为ADS中Port1可能对应PA的源极Source而Virtuoso中RF_OUT端口却定义在漏极Drain——如果绑错整个仿真就反了。第三步执行SIP - Co-Simulation - Run Simulation。Virtuoso会启动后台进程将版图几何信息、材料参数、端口定义打包发送给ADS或HFSSADS重新运行一次全波仿真返回更新后的S参数。关键在于这个过程是迭代的。你可以修改RDL走线的拐角半径Corner Radius从5μm改为10μm再运行一次Co-Simulation对比S21的变化。我们实测发现将拐角半径从5μm增大到15μm28GHz频段的插入损耗降低了0.8dB但带宽变窄了150MHz。这种权衡必须在Co-Simulation中实时验证。很多团队失败的原因是把Co-Simulation当成“一次性导入”改完版图就以为结束了。实际上真正的SIP工程师一天要跑20次以上Co-Simulation每次只改一个参数像调音师一样微调。为此我写了一个TCL脚本自动记录每次仿真结果的S2128GHz、S1128GHz、Group Delay生成CSV表格用Python画趋势图。这个脚本比任何GUI操作都高效。3.4 寄生提取与后仿真为什么Spectre仿真结果总和实测对不上SIP Layout中寄生提取Parasitic Extraction是连接版图与电路仿真的生命线。但这里有个致命误区很多人认为只要EMX提取出S参数就万事大吉。错。S参数只是端口间的黑箱模型而Spectre仿真需要的是网表级Netlist-level的寄生元件电阻R、电容C、电感L、互感M。EMX提取的正是这些元件。执行EMX - Extract Parasitics后Virtuoso会生成一个.scs文件里面全是Rxxx、Cxxx、Lxxx语句。问题来了这些元件的值是否真实我们做过一个对照实验用EMX提取一个100μm长的RDL走线得到R0.12Ω同时用万用表实测同一走线的直流电阻为0.118Ω再用THz-TDS太赫兹时域光谱测其28GHz交流电阻为0.135Ω。EMX的结果0.12Ω介于两者之间说明它采用了合理的频变电阻模型。但如果EMX的Frequency设置错误比如设为1GHz而非28GHz结果就会变成R0.08Ω导致Spectre仿真严重高估增益。因此提取前必须检查EMX Setup中的Analysis Frequency必须与你的工作频段一致。另一个常见错误是忽略Coupling耦合选项。SIP中RDL走线之间、RDL与TSV之间存在强电磁耦合。如果EMX提取时未勾选Extract Coupling生成的网表里就没有Mxxx互感和Cxxx耦合电容语句Spectre仿真时会把所有走线当成孤立导线完全忽略串扰。我们曾有一个项目PA输出与LO输入走线平行布线1mmEMX未提取耦合Spectre仿真显示隔离度60dB实测却只有32dBLO信号直接串进PA输出端。后来打开Extract Coupling重新提取Spectre结果立刻变为33dB与实测吻合。所以我的经验是SIP寄生提取必须开启Full Coupling哪怕仿真时间增加3倍——因为时间可以等但流片不能重来。4. 常见问题与排查技巧那些手册里不会写的“血泪教训”4.1 “Disk layout validation failed for disk 0” 错误的真相这个错误是SIP Layout新手最常遇到的“拦路虎”网上搜索结果千篇一律说“重装License”纯属误导。它的真正原因是Virtuoso在启动时试图验证SIP PDK中./techfiles/目录下的disk0.map文件的完整性。disk0.map是一个二进制校验文件由Cadence官方用私钥签名用于防止PDK被篡改。当出现此错误时90%的情况是你在Windows系统上用7-Zip解压了PDK压缩包而7-Zip默认会修改文件的Last Modified Time属性导致disk0.map的签名失效。解决方案极其简单用Windows自带的File Explorer右键解压或者用WinRAR解压并在设置中关闭“保存NTFS权限”选项。另一个原因是PDK文件权限。在Linux系统上如果PDK目录的所有者不是当前用户Virtuoso会因无读取权限而报此错。执行chown -R $USER:$USER /path/to/pdk即可修复。最隐蔽的一个原因是disk0.map文件本身损坏。这通常发生在PDK从邮件附件下载时邮件服务器对二进制文件进行了Base64编码转换导致文件末尾多了几个字节。用hexdump -C disk0.map | tail查看最后16字节如果末尾不是00 00 00 00而是3d 3d 0a即\n说明被Base64污染了。此时用base64 -d disk0.map.bak disk0.map假设你有原始备份即可恢复。这个错误本质上不是技术问题而是文件传输的“数字指纹”问题理解这一点比背诵解决方案重要得多。4.2 “ADS导出到Cadence”失败的三大元凶ADS与Virtuoso的数据互通是SIP流程的咽喉。失败原因90%集中于三点。第一ADS版本兼容性。ADS 2022及以后版本导出SIP数据时默认使用ADS 2022 SIP Exporter其生成的.sip文件Virtuoso IC617可以完美解析但ADS 2020及以前版本导出的是旧版.ads_sip格式Virtuoso会报Unknown file format。解决方案在ADS中执行Tools - Options - ADS SIP Exporter将Export Format设为Legacy再导出。第二路径中文乱码。如果ADS工程路径包含中文如D:\项目\5G模组\ADS_Project导出的.sip文件中路径字符串会变成乱码Virtuoso加载时找不到引用文件。必须将ADS工程移到纯英文路径下如D:\SIP_Project。第三端口命名冲突。ADS中端口名允许用下划线_如RF_IN_1但Virtuoso的SIP解析器会把下划线识别为层级分隔符试图在RF库下找IN_1单元导致找不到。解决方案在ADS中将端口名改为RFIN1去掉下划线或在Virtuoso导入后手动在SIP Port Manager中重命名端口。这三个问题每一个都让我团队的新人折腾过至少半天。现在我把它们写成Checklist贴在工位上1. ADS版本≥2022 2. 路径全英文 3. 端口名无下划线 每次导出前打钩确认。4.3 “Layout隐藏覆铜”引发的灾难性后果在PCB Layout中“隐藏覆铜”Hide Copper Pour是常规操作为了看清楚走线。但在SIP Layout中绝对禁止隐藏RDL或基板的金属层Metal Layer。因为EMX寄生提取是基于所有可见金属层的几何形状进行的。如果你隐藏了RDL_TOP层EMX会认为该层不存在提取出的电容值会少掉80%以上。我们曾有一个项目FAE在演示时为了画面简洁临时隐藏了SUBSTRATE_TOP层结果EMX提取的电源网络电容从实测的22pF变成3pF导致Spectre仿真中电源噪声超标15dB差点判定芯片失效。后来发现只是因为一个“隐藏”操作。更严重的是某些PDK中Ground Plane地平面是作为Dummy Metal虚拟金属层存在的它不参与电路连接但对电磁屏蔽至关重要。如果隐藏了这一层EMX会完全忽略其屏蔽效应导致高频串扰仿真结果失真。我的做法是在Virtuoso中执行Display - Technology File将所有Metal、Via、Dummy类Layer的Visibility设为On并勾选Lock Display防止误操作。同时在EMX Setup中明确指定Extract Layers为所有金属层而不是默认的“Visible Layers Only”。这个细节关乎仿真可信度不是美观问题。4.4 “Cadence仿真器件未定义”的根源与根治这个错误表面看是器件库Library没加载实则是SIP PDK的./spectre/目录下模型文件.scs与符号Symbol的映射断了。SIP器件如TSV、RDL电感其模型不是简单的.lib文件而是包含subckt定义的.scs文件。当Virtuoso加载PDK时它会扫描./spectre/目录找到所有.scs文件并尝试将其与./cdsLibs/目录下的符号关联。如果.scs文件中的subckt名称如subckt TSV_ARRAY ...与符号的CdfComponent Definition File中定义的instName不一致就会报“器件未定义”。排查步骤1. 在Virtuoso中打开Library Manager找到报错器件的Symbol右键Edit CDF查看instName字段2. 打开./spectre/目录下的对应.scs文件查找subckt行确认名称是否完全一致包括大小写3. 如果不一致修改.scs文件中的subckt名称或修改CDF中的instName。最常出错的是TSV模型Foundry提供的.scs文件中subckt名是TSV_CELL而PDK符号的CDF中instName是TSV。只需将.scs文件中的subckt TSV_CELL改为subckt TSV即可。这个错误根源在于PDK集成时的手动配置疏忽没有自动化校验工具只能靠人工逐行比对。我建议所有新PDK加载后先运行Verify - PDK Integrity如果PDK自带此脚本或自己写一个Python脚本遍历./cdsLibs/下的所有Symbol CDF提取instName再遍历./spectre/下的所有.scs提取subckt名生成匹配报告。这个脚本我们用了三年从未再因器件未定义耽误过项目进度。5. 实战心得与避坑指南一个SIP Layout工程师的十年笔记5.1 关于“Cadence安装”与License的残酷真相网上流传的“Cadence安装教程”99%是针对IC设计Virtuoso IC617的完全不适用于SIP Layout。SIP Layout需要的不是virtuoso主feature而是virtuoso_sip、emx、hfss_interface、ads_sip_exporter四个独立feature。很多团队装完Virtuoso发现SIP菜单是灰色的以为安装失败其实是License没开。正确做法是在License服务器上运行lmutil lmstat -a确认输出中包含virtuoso_sip 17.10、emx 17.10等行。如果缺失必须联系Cadence销售购买SIP模块License。更残酷的是hfss_interfacefeature必须与你的HFSS版本严格绑定。HFSS 2023 R2需要hfss_interface 2023.2如果License服务器上只有2023.1Virtuoso会加载失败且错误日志里只显示Cannot load DLL不提示版本不匹配。这个坑我踩过两次一次是自己一次是帮客户。最终解决方案是让Cadence Support提供一个version_checker.tcl脚本它能自动比对Virtuoso、HFSS、License三者的版本兼容矩阵。这个脚本比任何安装教程都珍贵。5.2 “Layout版图电流镜匹配”的SIP特殊性电流镜匹配在IC设计中是靠W/L比和共质心布局Common-Centroid保证的。但在SIP中RDL走线的方块电阻Sheet Resistance和电流密度Current Density成为新的匹配瓶颈。一个典型的SIP电流镜由两个并联的RDL走线构成每条走线长100μm宽5μm。IC中我们只关心晶体管的阈值电压Vth匹配SIP中还必须计算走线的IR Drop匹配。RDL铜的方块电阻约为50mΩ/□100μm长、5μm宽的走线有20个方块总电阻R1Ω。如果电流为10mAIR Drop10mV这已经超过了精密运放的输入失调电压Input Offset Voltage。因此SIP电流镜的匹配必须同时优化1. 晶体管W/L比2. RDL走线的长度与宽度控制R3. 两条走线的物理距离控制热耦合温度每差1°CVth漂移2mV。我们的做法是在Virtuoso中用Calibre PERC做电迁移Electromigration分析设置Max Current Density1e6 A/cm²让工具自动标出高风险区域再用SIP Thermal Solver做热仿真确保两条走线温差0.5°C。这比单纯画对称图形靠谱得多。5.3 “开尔文走线Layout”的SIP升级版开尔文连接Kelvin Connection在PCB中是用四线制测电阻避免引线电阻影响。在SIP中它演变为四端口TSV阵列。例如测量一个RDL电感的Q值不能只用两个TSV一个输入一个输出因为TSV自身的串联电阻会混入测量结果。必须用四个TSV两个为电流端口Force两个为电压端口Sense且Sense TSV必须紧贴电感两端距离1μm。这要求PDK中TSV_VIA层必须支持“多端口实例化”Multi-Port Instance。很多老PDK只支持单端口TSV导致无法实现真正的开尔文测量。解决方案是在./cdsLibs/中创建一个新的Symbol名为TSV_KELVIN其CDF中定义4个端口F1,F2,S1,S2并在./spectre/中编写一个subckt TSV_KELVIN内部用4个独立的TSV_CELL模型通过K参数耦合系数定义它们之间的互感。这个定制化工作是SIP Layout工程师的核心价值不是照着教程能学会的。5.4 最后一个忠告别迷信“一键导出”所有声称“ADS一键导出到Cadence”、“HFSS一键同步”的宣传都是陷阱。SIP Layout的本质是人机协同的精密工程。每一次导出都必须手动校验三件事1. 端口坐标X,Y,Z是否与物理位置一致2. 材料参数εr, σ是否与PDK定义一致3. 网络拓扑Net Topology是否与原理图一致。我坚持让团队成员在每次导入后用SIP - Port Manager打开端口列表逐行核对X,Y,Z,Layer,Impedance五列数据并与ADS/HFSS中的原始定义截图对比。这个动作耗时2分钟但能避免90%的后续仿真错误。技术可以学但这种“较真”的职业习惯才是区分普通Layout工程师与SIP专家的分水岭。我带过的最优秀的徒弟不是代码写得最好的而是每次导出后都会默默打开Port Manager盯着屏幕核对五分钟的那个。
