1. 先聊清楚这论文到底在压什么看到“芯片压测论文解读 - 高低频 droop 叠加以最大化 voltage droop”这个标题可能很多人第一反应是又在卷电源完整性PI了。没错这就是一篇典型的芯片电源完整性压力测试方法学论文但它的切入点非常刁钻——不是想着怎么把 droop 压小而是反过来刻意把不同频率的 droop 叠在一起造出一个“最大电压跌落”用来考验芯片供电系统的极限。先说几个基础概念方便不同背景的朋友对齐。Droop 指的是芯片在瞬态负载变化时供电电压偏离目标值的那个跌落量也叫电压跌落或压降。比如 CPU 从空闲状态突然满载电流需求瞬间飙升电源路径上的寄生电感、电容来不及响应核心电压就会猛地掉一截这个掉下去的幅度就是 droop。它是衡量电源设计好坏的核心指标之一掉得太多轻则逻辑出错重则直接复位。那“高低频 droop 叠加”是什么意思简单说芯片实际工作时的负载电流不是单一频率变化的有纳秒级的 transients高频也有微秒甚至毫秒级的功率状态切换低频。不同类型的变化会触发供电网络中不同环节的响应高频 droop 主要由封装、片上电容和 VRM 的高频响应决定低频 droop 则更多与 VRM 的控制环路带宽、板级去耦电容容量有关。论文的核心思路就是找到一种特定的负载电流波形让高低频 droop 同时“撞”在同一个时间点上制造一个比单一频率作用时更深的电压谷底然后用这个最坏情况去做芯片的压力测试。这篇博文的价值在于不只是把论文结论复述一遍而是把里面的思路拆开讲清楚为什么要“最大化” droop、怎么设计这个叠加波形、实际测试中会遇到哪些坑以及这套方法对于芯片验证和设计到底意味着什么。适合做芯片验证、电源完整性仿真、硬件调试的工程师参考也适合刚接触 PI 的初学者建立直觉。2. 为什么偏要把 droop 做“坏”压力测试的底层逻辑2.1 正常设计中我们拼命压制 droop测试中却要反其道而行常规的电源设计目标是把 droop 控制在 spec 范围内比如核心电压 0.8V允许 ±5% 的波动那就要保证跌落不低于 0.76V。为了这个目标设计人员要选合适的 VRM电压调节模块、堆足够的去耦电容、调好控制环路的带宽和相位裕度可以说是十八般武艺全用上。但压力测试stress test的目的完全相反不是验证“正常工作条件下是否稳定”而是验证“在最恶劣的瞬态条件下是否还能稳定”。这就好比汽车碰撞测试日常驾驶没人会故意撞墙但测试时就是要用最极端的速度和角度去撞看看乘员舱能不能保命。芯片也是一样如果能在最大 droop 的情况下仍不触发逻辑错误、不产生复位、不影响数据完整性那日常使用中的大概率就没问题。这里有一个关键点芯片真实运行时的负载电流变化远比简单的阶跃负载复杂。如果测试只用一个固定频率的负载切换就像碰撞测试只撞正前方一样覆盖面不够。真实场景中高频噪声和低频功率状态切换是同时存在的而且它们的相位关系可能随机组合。如果运气不好高频 droop 的低点和低频 droop 的低点刚好重叠就会产生一个“超级跌谷”这才是真正的 worst case。2.2 高低频 droop 各自从哪来电源分配网络的频率响应要理解为什么能叠加得先清楚 droop 产生的物理机制。整个供电路径从 VRM 到芯片内核可以简化为一个多级网络VRM负责把板级电源比如 12V转成芯片需要的低电压大电流它内部有控制环路响应速度受环路带宽限制一般做到几百 kHz 到几 MHz 已经很不错了。板级去耦电容bulk capacitor大容量电解电容或钽电容负责提供“中频”电流响应速度在微秒量级。封装/片上电容on-die capacitor 和 package cap小容量但靠近芯片负责高频电流的“近水楼台先得月”响应速度在纳秒量级。当负载电流突然变化时不同频段的电流需求会由不同层级的电容/VRM 来“分摊”。高频分量首先由最近的片上电容提供这部分电流路径短、感抗小但电容容量有限所以会形成一个高频 droop低频分量则需要 VRM 和板级电容慢慢补充会形成一个低频 droop持续时间更长、恢复更慢。芯片实际工作时的电流不可能是纯正弦或纯阶跃它是复杂的宽带信号。比如一个现代 CPU 在执行某些指令时会触发特定功能模块的开关产生几十纳秒的脉冲电流这是高频成分同时当操作系统切换调度策略或者 GPU 从省电模式切到高性能模式又会形成毫秒级的功率爬升这是低频成分。这两者如果同时发生且相位合适droop 就会叠加。2.3 论文的“最大化”思路从被动测到主动造传统压测的做法通常是跑一个stress程序比如全核跑 FPU 指令观察电压波形记录最大 droop 点。这种方法的缺点在于stress 程序产生的电流波形是“自然形成”的高低频叠加的最坏情况不一定会出现或者说出现的概率和幅度都不够可控。论文的核心创新在于通过精心设计负载电流的调制方式主动制造一个可以让高频 droop 和低频 droop 精确对齐的测试条件。说白了就是给芯片的电源“上刑”但这个刑不是乱上而是有理论指导、有仿真验证、可重复的极限施压。这样做的好处非常明显可重复性不同批次、不同温度下都能复现同一个最坏 droop 场景不像跑随机程序那样碰运气。边界探测能够精确找到 droop 余量的底线为 design margin 提供数据支持。效率提升相比于长时间跑 stress 程序去“等”一个罕见的最坏情况主动叠加可以显著缩短压测时间。3. 高低频 droop 叠加的数学模型从直觉到公式3.1 先建立一个最简单的 droop 响应模型要把“叠加”说清楚需要一点点数学但我会尽量控制在高中数学能接受的范围。假设芯片的负载电流是一个阶跃变化从 I1 变到 I2那么供电电压 V(t) 的响应可以近似为一阶或二阶系统的阶跃响应。实际中电源分配网络是一个多极点系统但为了分析方便可以把它拆成三条路径高频路径主要由片上电容 CSC 和封装电感 Lpkg 构成响应时间约 1~10ns它会先提供一个“瞬时放电”导致电压快速下跌然后被后续电流补充。中频路径由板级电容 Cbulk 和 PCB 走线电感构成响应时间约 100ns~1μs。低频路径由 VRM 环路控制主导响应时间约 10~100μs。当负载电流包含两个不同频率的周期性切换时比如一个 100MHz 的高频开关序列叠加一个 1kHz 的低频功率状态切换电压响应的时域波形就是两条不同时间常数的 droop 曲线的叠加。3.2 为什么叠加后 droop 会更深相位对齐的威力关键的直觉在这里高频 droop 像一个尖刺恢复得很快周期短低频 droop 像一个平缓的凹陷持续时间长。如果我们把高频活动的密集期安排在低频凹陷的谷底附近那么高频尖刺就会“骑”在低频凹陷上造成相加效果。数学上假设低频 droop 时域为 DL(t) A_L * sin(2π f_L t)仅作示例实际上有阻尼高频 droop 为 DH(t) A_H * e^(-t/tau_H) * sin(2π f_H t)总的 droop 近似为 D(t) DL(t) DH(t)。当 f_L 的相位在低点而 f_H 的活动正好在该处密集出现D(t) 的最大值就是 A_L A_H如果非线性叠加甚至更大。这就是所谓的“叠加以最大化电压 droop”。论文中大概率还会提到仅仅做简单的相加还不够因为电源网络不是线性的。比如当 droop 很深时片上 MOS 管的导通电阻可能变化电容的等效串联电感ESL也可能改变导致高频路径的阻抗不再是常数。这会让实际的最大 droop 比简单线性叠加更严重也就是“超线性叠加”。这也是为什么需要通过实测来验证理论模型而不能只看仿真。3.3 关键参数频率比、占空比、相位对齐窗口设计一个有效的叠加压测波形需要重点考虑几个参数频率比 r f_H / f_L。如果 r 太大高频活动在低频周期内分布过于均匀那么“叠加”效果就会被均摊每个低频周期内最多只产生一个中等深度的高频尖峰。理想的频率比应该是整数倍附近这样可以在每个低频周期内形成固定相位的重复叠加。比如 f_H 100MHzf_L 1MHz那么每个低频周期内有 100 个高频周期通过调整高频开始的相位可以精准地把某个高频尖峰放在低频谷底点。占空比 D。负载电流高低电平的占空比决定了 droop 的幅度和恢复时间。占空比太小比如高电平时间太短高频路径还来不及建立最大 droop 就恢复了占空比太大接近 100%低频部分会达到饱和反而失去了叠加的动态性。实测中通常需要扫描多组占空比找到最差的那一组。相位对齐窗口。由于实际电路存在延迟理论上低频谷底时刻并不等于真实达到最低点的时刻。需要通过仿真或实测找到从触发高频活动到高频 droop 达到峰值的延迟然后在低频周期中提前这么长的时间去触发高频活动确保两者对齐。这个阶段我们可以得出一个重要结论droop 叠加不是一个“碰巧”的随机事件而是一个可以通过频率、占空比、相位三个维度控制的可设计事件。论文的价值就在于把这个控制方法系统地呈现出来。4. 实操环节如何复现这套高低频 droop 叠加压测4.1 需要准备什么设备与工具清单在实际工程中复现这套测试需要准备的软硬件大致如下一颗待测芯片DUT最好有供电电压的片上传感器on-die voltage sensor或者至少能引出一个电压探测点。一个可以加载动态负载的测试程序或负载产生器。如果芯片支持 AVS自适应电压调节或 DVFS可以通过 P-state 切换来制造低频负载变化高频负载变化需要靠芯片内部的指令执行来制造比如 AVX2/AVX512 指令的高功耗模式。高速示波器带宽至少 1GHz推荐 2.5GHz 以上用于观察供电电压的瞬态波形。需要使用差分探头最好支持到芯片核心电压的精度比如 10mV/div 的灵敏度。一个可以触发负载模式切换的控制器比如 FPGA 或单片机构成的触发电路用来精确控制高低频负载的相位关系。必要的仿真环境比如 SPICE 或芯片厂商提供的电源完整性模型用于预先计算频率比和相位的近似值减少实测的盲目性。4.2 设计负载电流波形从指令到电流的映射这个步骤是整个压测的核心。首先要确定芯片上哪些指令序列能够产生“高频电流波动”和“低频电流波动”。高频电流波动通常由高频开关活动造成例如同一时钟周期内大量触发器翻转。在 x86 芯片上CPUID 或特定的 SSE/AVX 指令会导致大批执行单元同时工作电流在几纳秒内上升。通过循环执行这条指令——比如让所有核心同步执行同样的 AVX 指令——可以得到一个相对稳定的高频电流脉冲序列频率由循环展开的周期决定。低频电流波动可以通过控制大范围的功率状态切换比如在 C0 和 C6 之间切换或者动态开关 GPU 计算模块。这种切换会导致平台级的电流需求在毫秒量级内发生大幅变化会激发 VRM 环路和板级电容的低频响应。接下来把两种负载模式组合到一个波形中。理想情况下用一个低频信号比如 10kHz 的方波控制“高负载/低负载”大周期在每个低频周期的特定相位点插入一段高频脉冲序列。这个“特定相位点”要尽量接近低频 droop 的最低点。另一种更精细的方法是使用负载调制硬件——有些电源测试平台有“动态负载仪”可以直接模拟芯片的电流抽载行为而不需要真的跑指令。把动态负载仪的电流变化率设置成带内高频和带外低频叠加的模式例如一个 50% 占空比的 1MHz 方波叠加在一个 2kHz 占空比 10% 的大方波上。动态负载仪可以直接测量 VRM 或芯片电源端子的电压响应适合用于芯片封装前的板级验证。4.3 相位对齐的实现过程仿真辅助与实测迭代拿到一个粗略的双频调制波形后不能让两个频率随机运行要有一个相位锁定机制。实现方式主要有两种外部同步法用一台任意波形发生器AWG产生两路信号一路是低频方波控制功率状态切换另一路是高频率脉冲串控制指令执行两路信号通过同一时钟基准进行同步。这样高低频的相位关系是固定且可调的。通过调整高频脉冲串相对低频信号的延时就能扫描不同的相位对齐点。闭环迭代法先用示波器采集电压波形找到低频 droop 的最低点然后调整高频活动的时间基准使高频 droop 的峰值点逐步靠近低频谷底。这有点像一个简单的负反馈过程通常 2~3 轮迭代就能对齐到 1ns 以内。我在实际做这类测试时一般先做一下仿真用芯片功耗模型估算高低频 droop 各自的时间常数比如高频 droop 从触发到峰值大约 20ns低频 droop 从切换开始到谷底大约 50μs那么高频触发就应该比低频谷底提前约 20ns。但在真实芯片上由于封装和 die 上的寄生参数并不完全等同于仿真模型实测结果往往有 10%~20% 的偏差所以迭代是必不可少的。4.4 数据采集与分析不要只看一个通道当高低频 droop 叠加之后示波器上应该能看到一个比单一频率更深的电压凹陷。但要确认这个凹陷就是“最坏情况”需要做以下几个操作记录多组相位扫描下的最大 droop 幅度绘制“ droop 幅度 vs 相位延时”曲线找到平台期即相位对齐但不敏感的区域这个平台期的最佳值就是我们要的 worst case。观察 droop 恢复过程确认是否出现二次跌落double droop。因为低频 droop 的存在会让高频 droop 恢复后的电压平台本来就低一旦有额外扰动可能触发保护机制这是需要额外关注的。同时记录温度、频率和电压数据因为芯片的自发热会影响泄漏电流进而影响 droop 的幅度。压测过程要控制在恒温环境下否则每次复现的数据都会漂移。5. 实测中的典型问题与排障经验5.1 问题一高频活动无法稳定触发波形抖动严重我试过用 AVX 指令做高频负载但发现当开启低频 P-state 切换时指令执行的时序被操作系统调度打乱导致高频活动的相位根本控不住。示波器触发后采集到的波形每一次都不一样无法进行有效对齐。解决办法是绕过操作系统用底层固件或者直接在唯一一个核心上通过死循环执行汇编指令来产生高频负载同时关闭中断或者把中断绑定到另一个核心上确保高频指令执行连续。此外也可以使用可编程负载仪代替真实指令这在芯片尚未量产、只有评估板时尤其有用。5.2 问题二低频 droop 被高频干扰“干扰”了由于高低频信号同时加载示波器上看到的低频 droop 波形上布满了高频纹波这会影响对低频谷底时刻的判断导致相位对齐不准确。解决方法是先单独测量一次低频 droop 波形通过软件滤波例如对波形做移动平均提取低频包络找到包络的最低点时间。然后在这个时间附近做精细相位扫描。还有一种做法是让高频活动以“burst”形式出现即每 100 个低频周期内只触发一次高频 burst然后通过统计平均得到无高频掺杂的低频波形再用这个波形指导相位设置。5.3 问题三最大 droop 点出现在意料之外的相位位置在多次实验中我发现了一个有趣的现象有时候理论上应该对齐的相位实际测到的 droop 并不是最大的。原因是电源网络的响应并不是最小相位系统可能存在负脉冲或振铃导致低频谷底与高频峰值之间存在非线性交互。比如在某个相位设置下高频 droop 的恢复过程正好遇到低频 droop 的斜坡叠加后可能产生更深的凹陷。针对这种情况不要只扫描单一频率比建议把低频频率也做一个 0.5x~2x 的扫描带。在扫描过程中你可能会发现一个比整数倍频更糟糕的“次谐波”对齐情况这就是额外收益。我把这个现象称为“意外锁定”它恰恰验证了论文中关于非线性叠加的论点。5.4 问题四相同条件下多次测量droop 幅度偏差超过 5%这个问题多半和温度有关。高频负载会迅速加热局部硅片导致泄漏电流上升从而拉高静态电流间接改变 droop 幅度。所以压测时要注意采用脉冲式测试——比如低频周期加长让芯片在高频 burst 之间有足够时间冷却或者在恒温箱中进行测试并在每次测量前给足稳定时间。我在实际操作中习惯先用红外测温仪观察 die 表面温度分布确保待测区域温度波动在 ±2°C 内再开始记录数据。这个细节对重复性和可信度影响很大。6. 一次压测实战记录从仿真到复现为了让大家更直观地理解整个过程我梳理一个典型的仿真-实测对照流程。第一步仿真预估。利用芯片厂商提供的 PKG/Die 模型在 SPICE 中搭建一个简化的电源网络模型包括 VRM 环路用一阶等效模型、板级电容、封装 RLC 和片上电容。设置两组负载激励一个 1MHz 占空比 50% 的高频方波电流幅度 20A一个 10kHz 占空比 10% 的低频方波电流幅度 40A两者通过一个控制源去同步相位。扫描高频信号相对低频信号的延时从 0 到 100μs步长 1μs。仿真结果发现最大 droop 出现在低频电流切换后的约 35μs 处深度约为 68mV而单独高频低频各自最大只有 45mV 和 52mV叠加后增加了约 1.3 倍。第二步实测设置。在测试板上用一台 AWG 产生两路信号CH1 输出 10kHz 方波接到使能测试板上一个功率放大器的开关模拟低频大电流切换CH2 输出 1MHz 脉冲串周期 1μs脉宽 200ns接到一个高速 MOSFET 驱动电路让它额外抽载小电流。两路同步输出延时可调。用示波器差分探头测量芯片核心供电点电压。第三步相位扫描。AWG 的延时从 0 扫描到 100μs步长 2μs每个点采集 1000 帧波形提取最大负向峰。结果发现最大 droop 是 71mV出现在延时 33μs 的位置和仿真差 2μs非常接近。与单独高频44mV和单独低频51mV相比叠加后的 71mV 比两者之和95mV要小但比任一单独都大很多接近超线性效应即 71mV 51mV 44mV 的 80%。这说明该供电网络的叠加效应确实存在但受限于非线性没有完全达到线性相加。第四步压力条件放大。因为 71mV 还没超出 spec比如 spec 是 90mV有必要进一步放大。调整低频方波的占空比从 10% 提高到 20%同时降低输出电流的变化率延长切换时间结果发现低频 droop 幅度反而下降这是因为过慢的切换给 VRM 更多时间去响应。而提高高频方波频率从 1MHz 到 2MHz 后高频 droop 减小了原因可能在于片上电容与封装电感在 2MHz 处产生了并联谐振阻抗降低。最终通过精细调整频率比至 201:1约 201kHz 低频、40.4MHz 高频提高频率档实现最大 droop 达到了 85mV已经逼近 spec 边缘。通过这个经典案例可以总结出几点心得仿真结果可作为起点但必须结合实测迭代扫相位和扫频率同样重要最优的“叠加”条件不一定在整数倍频处可能出现在非整数倍的次谐波点压测的最终目标是找到安全边界而不只是验证通过。7. 高低频 droop 叠加压测能延伸到哪里这套方法最直接的应用是在芯片量产前的 PVT 验证Process/Voltage/Temperature corner中用来做设计余量的边界扫描。如果把 droop 应力进一步提升还可以用于可靠性评估比如 electromigration电迁移测试因为反复大幅的电压跌落会导致电流密度不均加速金属线老化。再往后这套技术也能与自适应电压调节AVS系统结合。AVS 会根据负载实时调整供电电压如果压测能制造出一个极深的 droop就能检验 AVS 的响应是否足够快是否会在最坏瞬态下触发欠压复位。在服务器 CPU 或 AI 加速卡的设计中这种测试非常有价值。对于做电源模块VRM的工程师来说高低频 droop 叠加也是验证环路稳定性的试金石。一个合格的 VRM不仅要保证单频动态响应良好还要保证在双频激励下不产生震荡。通过这种压测可以更快地暴露环路在交叉调制下的稳定性问题。不过也要提醒一点最大化 droop 的测试方法对芯片有一定风险长时间、反复地制造接近 spec 下限的电压凹陷有可能造成芯片永久性损伤比如内部 LDO 失效。所以实验时建议加装过压/欠压保护并且在 IR-drop 达到预期深度时立即停止加严优先保证芯片安全。8. 我的几点实操体会这套高低频 droop 叠加压测方法看起来是论文里的一个高级技巧但本质上是把芯片在实际环境中“可能遭遇的最坏瞬态”给显式构造出来。做这项工作最深的感受是电源完整性不是齐头并进的静态设计而是要时刻准备好应对瞬态中的非线性、交叉耦合和意外共振。如果你打算在自己的项目里复现这套方法我给几个朴素的建议先别急着上真实芯片用仿真模型把“频率比-相位-占空比”的扫描网格跑一遍找到大致趋势能省掉不少实测时间。实测时一定要保证触发信号的抖动足够小最好用 10MHz 级别的参考时钟同步否则相位对齐的精度会很差。多关注低频 droop 的“尾巴”恢复阶段那段时间里如果高频活动恰好到来往往比谷底对齐更危险因为此时 VRM 正在努力拉回电压动态阻抗很高。波形数据不要只保存最大值建议把每个相位窗口的最小电压、恢复时间、震荡次数都存下来这些信息在后续分析中非常有用。如果你有多个供电域记得分别测试并对最薄弱的那一个域进行重点研究因为系统级的崩溃往往由最先失效的域决定。个人经验里最头疼的部分是用真实指令做高频负载时操作系统引入的随机性会让相位对齐变得很不可控。如果你遇到类似问题可以优先考虑用外部动态负载源来做一个“罐头版”的压测尽管它不能完全模拟芯片内部的真实电流分布但对于验证供电网络本身的 droop 特性已经足够准确了。最后再分享一个小技巧在画扫描结果图的时候不要只画二维曲线建议用热力图x 轴为相位延时y 轴为频率比颜色为最大 droop 幅度这样能一眼看到危险的“热点区域”。我在实际调试中就是这样找到一处非整数倍频的共振点那个点用传统扫描方式可能要重复几十次才能碰上。高低频 droop 的叠加不是洪水猛兽把它摸透了反而能成为你手里最锋利的一把测试刀。
芯片高低频droop叠加压测：最大化电压跌落的原理与实战
1. 先聊清楚这论文到底在压什么看到“芯片压测论文解读 - 高低频 droop 叠加以最大化 voltage droop”这个标题可能很多人第一反应是又在卷电源完整性PI了。没错这就是一篇典型的芯片电源完整性压力测试方法学论文但它的切入点非常刁钻——不是想着怎么把 droop 压小而是反过来刻意把不同频率的 droop 叠在一起造出一个“最大电压跌落”用来考验芯片供电系统的极限。先说几个基础概念方便不同背景的朋友对齐。Droop 指的是芯片在瞬态负载变化时供电电压偏离目标值的那个跌落量也叫电压跌落或压降。比如 CPU 从空闲状态突然满载电流需求瞬间飙升电源路径上的寄生电感、电容来不及响应核心电压就会猛地掉一截这个掉下去的幅度就是 droop。它是衡量电源设计好坏的核心指标之一掉得太多轻则逻辑出错重则直接复位。那“高低频 droop 叠加”是什么意思简单说芯片实际工作时的负载电流不是单一频率变化的有纳秒级的 transients高频也有微秒甚至毫秒级的功率状态切换低频。不同类型的变化会触发供电网络中不同环节的响应高频 droop 主要由封装、片上电容和 VRM 的高频响应决定低频 droop 则更多与 VRM 的控制环路带宽、板级去耦电容容量有关。论文的核心思路就是找到一种特定的负载电流波形让高低频 droop 同时“撞”在同一个时间点上制造一个比单一频率作用时更深的电压谷底然后用这个最坏情况去做芯片的压力测试。这篇博文的价值在于不只是把论文结论复述一遍而是把里面的思路拆开讲清楚为什么要“最大化” droop、怎么设计这个叠加波形、实际测试中会遇到哪些坑以及这套方法对于芯片验证和设计到底意味着什么。适合做芯片验证、电源完整性仿真、硬件调试的工程师参考也适合刚接触 PI 的初学者建立直觉。2. 为什么偏要把 droop 做“坏”压力测试的底层逻辑2.1 正常设计中我们拼命压制 droop测试中却要反其道而行常规的电源设计目标是把 droop 控制在 spec 范围内比如核心电压 0.8V允许 ±5% 的波动那就要保证跌落不低于 0.76V。为了这个目标设计人员要选合适的 VRM电压调节模块、堆足够的去耦电容、调好控制环路的带宽和相位裕度可以说是十八般武艺全用上。但压力测试stress test的目的完全相反不是验证“正常工作条件下是否稳定”而是验证“在最恶劣的瞬态条件下是否还能稳定”。这就好比汽车碰撞测试日常驾驶没人会故意撞墙但测试时就是要用最极端的速度和角度去撞看看乘员舱能不能保命。芯片也是一样如果能在最大 droop 的情况下仍不触发逻辑错误、不产生复位、不影响数据完整性那日常使用中的大概率就没问题。这里有一个关键点芯片真实运行时的负载电流变化远比简单的阶跃负载复杂。如果测试只用一个固定频率的负载切换就像碰撞测试只撞正前方一样覆盖面不够。真实场景中高频噪声和低频功率状态切换是同时存在的而且它们的相位关系可能随机组合。如果运气不好高频 droop 的低点和低频 droop 的低点刚好重叠就会产生一个“超级跌谷”这才是真正的 worst case。2.2 高低频 droop 各自从哪来电源分配网络的频率响应要理解为什么能叠加得先清楚 droop 产生的物理机制。整个供电路径从 VRM 到芯片内核可以简化为一个多级网络VRM负责把板级电源比如 12V转成芯片需要的低电压大电流它内部有控制环路响应速度受环路带宽限制一般做到几百 kHz 到几 MHz 已经很不错了。板级去耦电容bulk capacitor大容量电解电容或钽电容负责提供“中频”电流响应速度在微秒量级。封装/片上电容on-die capacitor 和 package cap小容量但靠近芯片负责高频电流的“近水楼台先得月”响应速度在纳秒量级。当负载电流突然变化时不同频段的电流需求会由不同层级的电容/VRM 来“分摊”。高频分量首先由最近的片上电容提供这部分电流路径短、感抗小但电容容量有限所以会形成一个高频 droop低频分量则需要 VRM 和板级电容慢慢补充会形成一个低频 droop持续时间更长、恢复更慢。芯片实际工作时的电流不可能是纯正弦或纯阶跃它是复杂的宽带信号。比如一个现代 CPU 在执行某些指令时会触发特定功能模块的开关产生几十纳秒的脉冲电流这是高频成分同时当操作系统切换调度策略或者 GPU 从省电模式切到高性能模式又会形成毫秒级的功率爬升这是低频成分。这两者如果同时发生且相位合适droop 就会叠加。2.3 论文的“最大化”思路从被动测到主动造传统压测的做法通常是跑一个stress程序比如全核跑 FPU 指令观察电压波形记录最大 droop 点。这种方法的缺点在于stress 程序产生的电流波形是“自然形成”的高低频叠加的最坏情况不一定会出现或者说出现的概率和幅度都不够可控。论文的核心创新在于通过精心设计负载电流的调制方式主动制造一个可以让高频 droop 和低频 droop 精确对齐的测试条件。说白了就是给芯片的电源“上刑”但这个刑不是乱上而是有理论指导、有仿真验证、可重复的极限施压。这样做的好处非常明显可重复性不同批次、不同温度下都能复现同一个最坏 droop 场景不像跑随机程序那样碰运气。边界探测能够精确找到 droop 余量的底线为 design margin 提供数据支持。效率提升相比于长时间跑 stress 程序去“等”一个罕见的最坏情况主动叠加可以显著缩短压测时间。3. 高低频 droop 叠加的数学模型从直觉到公式3.1 先建立一个最简单的 droop 响应模型要把“叠加”说清楚需要一点点数学但我会尽量控制在高中数学能接受的范围。假设芯片的负载电流是一个阶跃变化从 I1 变到 I2那么供电电压 V(t) 的响应可以近似为一阶或二阶系统的阶跃响应。实际中电源分配网络是一个多极点系统但为了分析方便可以把它拆成三条路径高频路径主要由片上电容 CSC 和封装电感 Lpkg 构成响应时间约 1~10ns它会先提供一个“瞬时放电”导致电压快速下跌然后被后续电流补充。中频路径由板级电容 Cbulk 和 PCB 走线电感构成响应时间约 100ns~1μs。低频路径由 VRM 环路控制主导响应时间约 10~100μs。当负载电流包含两个不同频率的周期性切换时比如一个 100MHz 的高频开关序列叠加一个 1kHz 的低频功率状态切换电压响应的时域波形就是两条不同时间常数的 droop 曲线的叠加。3.2 为什么叠加后 droop 会更深相位对齐的威力关键的直觉在这里高频 droop 像一个尖刺恢复得很快周期短低频 droop 像一个平缓的凹陷持续时间长。如果我们把高频活动的密集期安排在低频凹陷的谷底附近那么高频尖刺就会“骑”在低频凹陷上造成相加效果。数学上假设低频 droop 时域为 DL(t) A_L * sin(2π f_L t)仅作示例实际上有阻尼高频 droop 为 DH(t) A_H * e^(-t/tau_H) * sin(2π f_H t)总的 droop 近似为 D(t) DL(t) DH(t)。当 f_L 的相位在低点而 f_H 的活动正好在该处密集出现D(t) 的最大值就是 A_L A_H如果非线性叠加甚至更大。这就是所谓的“叠加以最大化电压 droop”。论文中大概率还会提到仅仅做简单的相加还不够因为电源网络不是线性的。比如当 droop 很深时片上 MOS 管的导通电阻可能变化电容的等效串联电感ESL也可能改变导致高频路径的阻抗不再是常数。这会让实际的最大 droop 比简单线性叠加更严重也就是“超线性叠加”。这也是为什么需要通过实测来验证理论模型而不能只看仿真。3.3 关键参数频率比、占空比、相位对齐窗口设计一个有效的叠加压测波形需要重点考虑几个参数频率比 r f_H / f_L。如果 r 太大高频活动在低频周期内分布过于均匀那么“叠加”效果就会被均摊每个低频周期内最多只产生一个中等深度的高频尖峰。理想的频率比应该是整数倍附近这样可以在每个低频周期内形成固定相位的重复叠加。比如 f_H 100MHzf_L 1MHz那么每个低频周期内有 100 个高频周期通过调整高频开始的相位可以精准地把某个高频尖峰放在低频谷底点。占空比 D。负载电流高低电平的占空比决定了 droop 的幅度和恢复时间。占空比太小比如高电平时间太短高频路径还来不及建立最大 droop 就恢复了占空比太大接近 100%低频部分会达到饱和反而失去了叠加的动态性。实测中通常需要扫描多组占空比找到最差的那一组。相位对齐窗口。由于实际电路存在延迟理论上低频谷底时刻并不等于真实达到最低点的时刻。需要通过仿真或实测找到从触发高频活动到高频 droop 达到峰值的延迟然后在低频周期中提前这么长的时间去触发高频活动确保两者对齐。这个阶段我们可以得出一个重要结论droop 叠加不是一个“碰巧”的随机事件而是一个可以通过频率、占空比、相位三个维度控制的可设计事件。论文的价值就在于把这个控制方法系统地呈现出来。4. 实操环节如何复现这套高低频 droop 叠加压测4.1 需要准备什么设备与工具清单在实际工程中复现这套测试需要准备的软硬件大致如下一颗待测芯片DUT最好有供电电压的片上传感器on-die voltage sensor或者至少能引出一个电压探测点。一个可以加载动态负载的测试程序或负载产生器。如果芯片支持 AVS自适应电压调节或 DVFS可以通过 P-state 切换来制造低频负载变化高频负载变化需要靠芯片内部的指令执行来制造比如 AVX2/AVX512 指令的高功耗模式。高速示波器带宽至少 1GHz推荐 2.5GHz 以上用于观察供电电压的瞬态波形。需要使用差分探头最好支持到芯片核心电压的精度比如 10mV/div 的灵敏度。一个可以触发负载模式切换的控制器比如 FPGA 或单片机构成的触发电路用来精确控制高低频负载的相位关系。必要的仿真环境比如 SPICE 或芯片厂商提供的电源完整性模型用于预先计算频率比和相位的近似值减少实测的盲目性。4.2 设计负载电流波形从指令到电流的映射这个步骤是整个压测的核心。首先要确定芯片上哪些指令序列能够产生“高频电流波动”和“低频电流波动”。高频电流波动通常由高频开关活动造成例如同一时钟周期内大量触发器翻转。在 x86 芯片上CPUID 或特定的 SSE/AVX 指令会导致大批执行单元同时工作电流在几纳秒内上升。通过循环执行这条指令——比如让所有核心同步执行同样的 AVX 指令——可以得到一个相对稳定的高频电流脉冲序列频率由循环展开的周期决定。低频电流波动可以通过控制大范围的功率状态切换比如在 C0 和 C6 之间切换或者动态开关 GPU 计算模块。这种切换会导致平台级的电流需求在毫秒量级内发生大幅变化会激发 VRM 环路和板级电容的低频响应。接下来把两种负载模式组合到一个波形中。理想情况下用一个低频信号比如 10kHz 的方波控制“高负载/低负载”大周期在每个低频周期的特定相位点插入一段高频脉冲序列。这个“特定相位点”要尽量接近低频 droop 的最低点。另一种更精细的方法是使用负载调制硬件——有些电源测试平台有“动态负载仪”可以直接模拟芯片的电流抽载行为而不需要真的跑指令。把动态负载仪的电流变化率设置成带内高频和带外低频叠加的模式例如一个 50% 占空比的 1MHz 方波叠加在一个 2kHz 占空比 10% 的大方波上。动态负载仪可以直接测量 VRM 或芯片电源端子的电压响应适合用于芯片封装前的板级验证。4.3 相位对齐的实现过程仿真辅助与实测迭代拿到一个粗略的双频调制波形后不能让两个频率随机运行要有一个相位锁定机制。实现方式主要有两种外部同步法用一台任意波形发生器AWG产生两路信号一路是低频方波控制功率状态切换另一路是高频率脉冲串控制指令执行两路信号通过同一时钟基准进行同步。这样高低频的相位关系是固定且可调的。通过调整高频脉冲串相对低频信号的延时就能扫描不同的相位对齐点。闭环迭代法先用示波器采集电压波形找到低频 droop 的最低点然后调整高频活动的时间基准使高频 droop 的峰值点逐步靠近低频谷底。这有点像一个简单的负反馈过程通常 2~3 轮迭代就能对齐到 1ns 以内。我在实际做这类测试时一般先做一下仿真用芯片功耗模型估算高低频 droop 各自的时间常数比如高频 droop 从触发到峰值大约 20ns低频 droop 从切换开始到谷底大约 50μs那么高频触发就应该比低频谷底提前约 20ns。但在真实芯片上由于封装和 die 上的寄生参数并不完全等同于仿真模型实测结果往往有 10%~20% 的偏差所以迭代是必不可少的。4.4 数据采集与分析不要只看一个通道当高低频 droop 叠加之后示波器上应该能看到一个比单一频率更深的电压凹陷。但要确认这个凹陷就是“最坏情况”需要做以下几个操作记录多组相位扫描下的最大 droop 幅度绘制“ droop 幅度 vs 相位延时”曲线找到平台期即相位对齐但不敏感的区域这个平台期的最佳值就是我们要的 worst case。观察 droop 恢复过程确认是否出现二次跌落double droop。因为低频 droop 的存在会让高频 droop 恢复后的电压平台本来就低一旦有额外扰动可能触发保护机制这是需要额外关注的。同时记录温度、频率和电压数据因为芯片的自发热会影响泄漏电流进而影响 droop 的幅度。压测过程要控制在恒温环境下否则每次复现的数据都会漂移。5. 实测中的典型问题与排障经验5.1 问题一高频活动无法稳定触发波形抖动严重我试过用 AVX 指令做高频负载但发现当开启低频 P-state 切换时指令执行的时序被操作系统调度打乱导致高频活动的相位根本控不住。示波器触发后采集到的波形每一次都不一样无法进行有效对齐。解决办法是绕过操作系统用底层固件或者直接在唯一一个核心上通过死循环执行汇编指令来产生高频负载同时关闭中断或者把中断绑定到另一个核心上确保高频指令执行连续。此外也可以使用可编程负载仪代替真实指令这在芯片尚未量产、只有评估板时尤其有用。5.2 问题二低频 droop 被高频干扰“干扰”了由于高低频信号同时加载示波器上看到的低频 droop 波形上布满了高频纹波这会影响对低频谷底时刻的判断导致相位对齐不准确。解决方法是先单独测量一次低频 droop 波形通过软件滤波例如对波形做移动平均提取低频包络找到包络的最低点时间。然后在这个时间附近做精细相位扫描。还有一种做法是让高频活动以“burst”形式出现即每 100 个低频周期内只触发一次高频 burst然后通过统计平均得到无高频掺杂的低频波形再用这个波形指导相位设置。5.3 问题三最大 droop 点出现在意料之外的相位位置在多次实验中我发现了一个有趣的现象有时候理论上应该对齐的相位实际测到的 droop 并不是最大的。原因是电源网络的响应并不是最小相位系统可能存在负脉冲或振铃导致低频谷底与高频峰值之间存在非线性交互。比如在某个相位设置下高频 droop 的恢复过程正好遇到低频 droop 的斜坡叠加后可能产生更深的凹陷。针对这种情况不要只扫描单一频率比建议把低频频率也做一个 0.5x~2x 的扫描带。在扫描过程中你可能会发现一个比整数倍频更糟糕的“次谐波”对齐情况这就是额外收益。我把这个现象称为“意外锁定”它恰恰验证了论文中关于非线性叠加的论点。5.4 问题四相同条件下多次测量droop 幅度偏差超过 5%这个问题多半和温度有关。高频负载会迅速加热局部硅片导致泄漏电流上升从而拉高静态电流间接改变 droop 幅度。所以压测时要注意采用脉冲式测试——比如低频周期加长让芯片在高频 burst 之间有足够时间冷却或者在恒温箱中进行测试并在每次测量前给足稳定时间。我在实际操作中习惯先用红外测温仪观察 die 表面温度分布确保待测区域温度波动在 ±2°C 内再开始记录数据。这个细节对重复性和可信度影响很大。6. 一次压测实战记录从仿真到复现为了让大家更直观地理解整个过程我梳理一个典型的仿真-实测对照流程。第一步仿真预估。利用芯片厂商提供的 PKG/Die 模型在 SPICE 中搭建一个简化的电源网络模型包括 VRM 环路用一阶等效模型、板级电容、封装 RLC 和片上电容。设置两组负载激励一个 1MHz 占空比 50% 的高频方波电流幅度 20A一个 10kHz 占空比 10% 的低频方波电流幅度 40A两者通过一个控制源去同步相位。扫描高频信号相对低频信号的延时从 0 到 100μs步长 1μs。仿真结果发现最大 droop 出现在低频电流切换后的约 35μs 处深度约为 68mV而单独高频低频各自最大只有 45mV 和 52mV叠加后增加了约 1.3 倍。第二步实测设置。在测试板上用一台 AWG 产生两路信号CH1 输出 10kHz 方波接到使能测试板上一个功率放大器的开关模拟低频大电流切换CH2 输出 1MHz 脉冲串周期 1μs脉宽 200ns接到一个高速 MOSFET 驱动电路让它额外抽载小电流。两路同步输出延时可调。用示波器差分探头测量芯片核心供电点电压。第三步相位扫描。AWG 的延时从 0 扫描到 100μs步长 2μs每个点采集 1000 帧波形提取最大负向峰。结果发现最大 droop 是 71mV出现在延时 33μs 的位置和仿真差 2μs非常接近。与单独高频44mV和单独低频51mV相比叠加后的 71mV 比两者之和95mV要小但比任一单独都大很多接近超线性效应即 71mV 51mV 44mV 的 80%。这说明该供电网络的叠加效应确实存在但受限于非线性没有完全达到线性相加。第四步压力条件放大。因为 71mV 还没超出 spec比如 spec 是 90mV有必要进一步放大。调整低频方波的占空比从 10% 提高到 20%同时降低输出电流的变化率延长切换时间结果发现低频 droop 幅度反而下降这是因为过慢的切换给 VRM 更多时间去响应。而提高高频方波频率从 1MHz 到 2MHz 后高频 droop 减小了原因可能在于片上电容与封装电感在 2MHz 处产生了并联谐振阻抗降低。最终通过精细调整频率比至 201:1约 201kHz 低频、40.4MHz 高频提高频率档实现最大 droop 达到了 85mV已经逼近 spec 边缘。通过这个经典案例可以总结出几点心得仿真结果可作为起点但必须结合实测迭代扫相位和扫频率同样重要最优的“叠加”条件不一定在整数倍频处可能出现在非整数倍的次谐波点压测的最终目标是找到安全边界而不只是验证通过。7. 高低频 droop 叠加压测能延伸到哪里这套方法最直接的应用是在芯片量产前的 PVT 验证Process/Voltage/Temperature corner中用来做设计余量的边界扫描。如果把 droop 应力进一步提升还可以用于可靠性评估比如 electromigration电迁移测试因为反复大幅的电压跌落会导致电流密度不均加速金属线老化。再往后这套技术也能与自适应电压调节AVS系统结合。AVS 会根据负载实时调整供电电压如果压测能制造出一个极深的 droop就能检验 AVS 的响应是否足够快是否会在最坏瞬态下触发欠压复位。在服务器 CPU 或 AI 加速卡的设计中这种测试非常有价值。对于做电源模块VRM的工程师来说高低频 droop 叠加也是验证环路稳定性的试金石。一个合格的 VRM不仅要保证单频动态响应良好还要保证在双频激励下不产生震荡。通过这种压测可以更快地暴露环路在交叉调制下的稳定性问题。不过也要提醒一点最大化 droop 的测试方法对芯片有一定风险长时间、反复地制造接近 spec 下限的电压凹陷有可能造成芯片永久性损伤比如内部 LDO 失效。所以实验时建议加装过压/欠压保护并且在 IR-drop 达到预期深度时立即停止加严优先保证芯片安全。8. 我的几点实操体会这套高低频 droop 叠加压测方法看起来是论文里的一个高级技巧但本质上是把芯片在实际环境中“可能遭遇的最坏瞬态”给显式构造出来。做这项工作最深的感受是电源完整性不是齐头并进的静态设计而是要时刻准备好应对瞬态中的非线性、交叉耦合和意外共振。如果你打算在自己的项目里复现这套方法我给几个朴素的建议先别急着上真实芯片用仿真模型把“频率比-相位-占空比”的扫描网格跑一遍找到大致趋势能省掉不少实测时间。实测时一定要保证触发信号的抖动足够小最好用 10MHz 级别的参考时钟同步否则相位对齐的精度会很差。多关注低频 droop 的“尾巴”恢复阶段那段时间里如果高频活动恰好到来往往比谷底对齐更危险因为此时 VRM 正在努力拉回电压动态阻抗很高。波形数据不要只保存最大值建议把每个相位窗口的最小电压、恢复时间、震荡次数都存下来这些信息在后续分析中非常有用。如果你有多个供电域记得分别测试并对最薄弱的那一个域进行重点研究因为系统级的崩溃往往由最先失效的域决定。个人经验里最头疼的部分是用真实指令做高频负载时操作系统引入的随机性会让相位对齐变得很不可控。如果你遇到类似问题可以优先考虑用外部动态负载源来做一个“罐头版”的压测尽管它不能完全模拟芯片内部的真实电流分布但对于验证供电网络本身的 droop 特性已经足够准确了。最后再分享一个小技巧在画扫描结果图的时候不要只画二维曲线建议用热力图x 轴为相位延时y 轴为频率比颜色为最大 droop 幅度这样能一眼看到危险的“热点区域”。我在实际调试中就是这样找到一处非整数倍频的共振点那个点用传统扫描方式可能要重复几十次才能碰上。高低频 droop 的叠加不是洪水猛兽把它摸透了反而能成为你手里最锋利的一把测试刀。
