做SoC设计或FPGA验证的兄弟一定对AXI总线不陌生。最近我接手了一个有点意思的活给片上的SRAM加一道权限检查方案是在挂内存的AXI路径上插一个MPUMemory Protection Unit。这里说的MPU不是ARM Cortex-M里那个和Cache绑定的单元而是一个独立的、挂在AXI总线上的硬件防火墙模块用来拦截非法访问。整个研发过程我大量使用了AI辅助从需求拆解、RTL编码到UVM验证场景生成再到调试阶段的波形分析AI承担了不少繁杂工作但也踩了不少坑。这篇博文就把这个完整实践记录下来包括设计思路、关键代码逻辑、验证方案、踩坑记录和性能考量给同样做总线安全、做隔离设计、或者想在芯片研发流程里引入AI工具的同行一个参考。不说废话先讲清楚一件事为什么片上内存需要一道权限检查。1. 为什么要在片上内存前面加一道权限检查1.1 没有权限控制时的失控现场先描绘一个没有MPU时的场景。假设SoC里有CPU核、DMA控制器、一个加密引擎和一个图像信号处理器ISP它们都通过AXI互联访问同一块片上SRAM。正常情况下大家各用各的地址区间但一旦有Bug或者被恶意攻击问题就来了CPU上跑的应用代码里有一个野指针写操作越界直接把DMA描述符表给覆盖了。DMA拿到被篡改的描述符开始在内存里乱搬数据甚至往外设寄存器里写数据。ISP通过AXI访问SRAM时因为软件配置错误把图像数据写到了安全区导致加密密钥或用户隐私数据被读取。非安全世界的代码比如Linux内核里的一个驱动试图直接访问安全世界使用的敏感缓冲区如果没有隔离数据直接泄露。这些问题里有一部分可以靠软件层的MMU页表或虚拟地址隔离拦下来但在DMA这类外设访问场景软件MMU管不到硬件上必须有一道独立的检查。而AXI MPU就是这道检查。它像门禁系统一样挂在总线路径上对每笔读请求AR通道和写请求AW通道做权限校验不符合规则的请求直接拦下来返回错误响应内存数据不会损坏也不会被泄露。1.2 AXI MPU到底管哪些权限AXI MPU的核心职责可以拆成几件事地址区间匹配把物理地址空间划分成若干个Region每个Region配置起始地址、大小、使能位。访问者身份识别通过AXI的AxPROT信号或自定义的用户信号区分Master来源比如CPU、DMA、加密引擎甚至进一步区分安全/非安全、特权/非特权。行为权限判定判断这笔访问是读还是写是否可执行是否允许该访问者在这个Region内做这个操作。违规处理对不合法的请求返回SLVERR或DECERR同时记录错误信息到状态寄存器必要时产生中断通知CPU软件介入。这里有一个容易混淆的点AXI MPU和ARM TrustZone里的TZASC、TZPC之类是什么关系。实际工程里既可以用TrustZone的硬件隔离来做安全划分也可以用一个轻量的AXI MPU来做规则约束。我的实践场景不依赖TZASC而是用AXI MPU配合软件配置实现灵活访问控制。这个方案更通用适合FPGA原型验证也适合自研SoC里不引入ARM安全架构的情况。2. 需求拆解与方案选型AI辅助做架构决策2.1 从一句话需求到功能列表项目起步时需求描述只有一句话给片上内存加权限检查防止DMA和CPU误访问。这个粒度根本没法动手做设计。我先把这句话喂给AI工具让它基于AXI协议、MPU常见功能和典型SoC安全需求展开成一份功能列表然后我逐条审查。AI给出的功能清单大致包括支持4个可配置Region每个Region有独立的基地址和掩码或大小。每个Region有读写权限位、安全/非安全属性位、可执行位。支持对AXI读地址通道AR和写地址通道AW进行权限检查错误请求返回SLVERR。支持对写数据通道W的处理非法写请求不能写入存储区但不破坏AXI握手时序。支持错误状态记录和中断输出。支持通过APB从接口配置寄存器。这个清单经过我修改后变得可落地Region数量从4个扩大到8个因为后续要支持视频处理器的多个内存区不支持可执行位因为SRAM不存放指令但保留扩展端口错误响应从DECERR改成SLVERR因为目标是安全隔离场景Master收到SLVERR后可以继续运行而DECERR通常被认为是地址解码错误有些DMA引擎会直接停掉。这里想多说一句AI给的初始设计不一定全对但它能快速覆盖一个熟悉AXI协议的工程师容易遗漏的边界情况比如“非法写请求不能破坏W通道握手时序”这条AI第一版就列出来了这在国内团队里容易在设计后期才被想起。2.2 关键参数怎么定设计AXI MPU之前几个关键参数必须自己拍板AI给不了标准的“正确答案”因为每个项目场景不同。我这次的实际配置参数取值设计考量AXI数据位宽128 bit与片上SRAM接口一致突发传输效率高AXI地址位宽36 bit覆盖整个系统地址空间片上SRAM只占其中一段AXI ID位宽4 bit支持16个未完成事务满足并发需求Region数量8个兼顾规则覆盖和寄存器开销Region地址对齐最小4KB对齐与页面大小保持一致避免配置碎片检查时机AW/AR通道一拍完成组合逻辑比较加一拍寄存避免关键路径过长错误响应SLVERR非法访问返回错误不阻塞正常事务默认权限全拒绝未命中任何Region的访问一律拦截Region地址对齐我选了4KB这跟虚拟内存页大小一致。很多MPU允许2^N字节对齐比如64字节对齐到4GB对齐但4KB对齐在软件配置时最自然一个Region可以覆盖一个或多个页不会出现奇怪的交叉情况。默认权限选“全拒绝”是我这次比较坚持的一点。传统MPU有“默认允许命中Region则按规则检查”的思路但安全场景必须反过来默认拒绝只有显式配置才放开。这样做虽然会在软件调试初期制造一些“内存访问报错”的困扰但安全底线是牢固的宁可系统主动报错也不能放非法流量过去。2.3 选型比较挂在AXI总线还是挂在存储控制器前端MPU可以放在两个基本位置放在AXI互联和SRAM控制器之间作为slave端口的保护器。所有访问片上SRAM的Master流量都会经过它。放在每个Master出口旁边形成多个实例只保护对应Master。我选了第一种一个MPU实例挂在SRAM映射的地址区间上。原因很直接单一实例面积小、配置简单软件只需要维护一份寄存器。所有Master统一经过一个保护点策略一致不会出现某个Master漏配。与SRAM控制器解耦MPU不关心存储器的具体时序只做协议级检查。对性能的影响只在SRAM访问路径上而SRAM本身不是系统瓶颈多一两拍延迟可以接受。Putting MPU in the slave side also means it naturally becomes the first thing that sees a request, so if an illegal transaction is blocked, nothing reaches the SRAM, no partial writes, no corrupted state. Integrated into AXI interconnect as a fence-like component.2.4 AI给的“项目计划书”里哪些有用、哪些是废话我用AI生成了一个粗略的研发计划包括规格文档、RTL设计、验证环境搭建、综合测试等阶段。AI列出的风险中立项比如“需求变更风险”属于废话但有些内容确实有价值它提醒我应当在RTL设计早期就定义验证指标比如覆盖率目标地址边界覆盖率、权限组合覆盖率、协议时序覆盖率。它建议对MPU配置寄存器做回读测试这个细节我在以往模块里经常拖到集成阶段才测这次提前做了。它给出的验证环境框图基本符合UVM标准结构可以直接作为搭建参考。AI在方案阶段的定位是一个“经验丰富的初级工程师高速文档生成器”它能把类似项目的通用做法快速总结出来但具体参数和取舍仍然需要设计者来判断。这也是我整个项目里反复感受到的一点AI辅助研发不是让AI替我做决定而是让AI把决策所需的信息更快地摆到桌面上。3. 核心RTL实现与AI协作写代码3.1 模块划分上一份清晰的RTL目录AXI MPU的RTL代码我按功能分成几个子模块这样做的好处是单模块可读性好后仿真追问题也容易定位。整个模块的顶层端口包括AXI Slave接口接收来自Interconnect的访问、APB Slave配置接口接收CPU对寄存器的读写、中断输出和一个调试用的状态输出总线。实际划分如下axi_mpu_top顶层集成负责模块互联和时钟复位。cfg_regAPB寄存器堆保存Region配置、全局使能、错误状态、中断状态。addr_check地址匹配逻辑对输入地址和8个Region配置做并行比较输出命中向量。perm_check权限检查状态机综合命中向量和访问属性、Master身份给出权限判定结果。resp_gen错误响应生成逻辑在判定违规后正确返回SLVERR同时保证AXI握手不卡死。axi_slv_ifAXI协议时序实现包括读通道和写通道的握手状态机。这种划分在AI生成RTL时也很有帮助我可以一句一句给AI描述子模块的接口和行为让它生成Verilog代码然后我人工审查和修改。比如我给AI的addr_check描述是“输入一个36位地址8组配置寄存器每组有基地址掩码使能位输出一个8位命中向量每个bit对应一个region命中条件是地址与掩码与运算后等于基地址。”AI生成的代码基本可以直接用但有几处需要修正后面踩坑部分会详细说。3.2 地址比较逻辑别把低位地址算进去地址匹配是MPU最核心的组合逻辑。设计中我定义的匹配规则是命中条件 region_enable ((addr[MSB:ALIGN_LOW] ^ base_addr[MSB:ALIGN_LOW]) mask[MSB:ALIGN_LOW]) 0其中ALIGN_LOW对应4KB对齐的低12位mask里为1的位表示“该区间内的地址必须与base一致”。实际代码里用的不是简单的相等比较而是支持变长掩码做区间匹配。这样做的好处是一个Region不用是固定的2^N大小可以做到非2^N对齐的区间覆盖通过多个掩码位组合配置灵活度更高软件可以把页表映射直接搬过来用。这一小段逻辑看起来简单但实际有几个关键细节低12位地址必须屏蔽掉不参与匹配。否则一次突发读或写跨越4KB边界时地址的低位变化会导致匹配失效。多个Region重叠时必须有明确的优先级。我采用了固定优先级region0优先级最低region7优先级最高。原因是软件倾向于把通用的低优先级规则放在低编号Region把精确的高优先级规则放在高编号Region。一旦重叠后配置的高编号Region覆盖低编号Region行为可预期。比较器要并行化。8个Region的比较逻辑是全并行的不串行复用否则延迟太大。面积代价在几个Region时很小值得。3.3 写通道处理AW检查失败后W数据怎么办写操作在AXI协议里分两个通道AW通道先发地址W通道随后发数据最后B通道返回写响应。MPU必须在AW阶段完成权限判断因为如果等到W数据都进来了再拒绝SRAM已经可能被部分写入。为了不让非法写访问真正写入SRAM我做了两件事在AW通道判定违规正常返回B通道的SLVERR。但在W通道仍然保持AXI协议要求的正常握手因为Master会持续发送WLAST数据MPU必须吸收这些数据不能因为权限检查失败而拉低WREADY造成死锁。实现上我加了一个“写吸收”模式。当AW违规时写状态机进入吸收状态W通道正常接收数据但数据不进入SRAM写端口等WLAST到达后状态机返回空闲。这样Master认为写事务完成但实际没写进去符合错误响应的预期。这里有一个很容易踩的坑如果不吸收数据直接把WREADY拉低Master会一直等待可能卡住整个AXI总线的写通道。如果直接忽略W通道不等WLAST就返回B响应又违反了AXI协议——B响应必须发生在所有W数据之后。所以这个“吸收但丢弃”的状态机是AXI MPU实现里最容易被忽视的部分。3.4 读通道处理错误请求也要有正确的RVALID读操作比写简单AR通道判定违规后不需要吸收数据直接返回一个带SLVERR的读响应即可。但要注意AXI协议要求每笔读事务最终一定有且仅有一个R通道的响应即使违规也不能什么都不发。我的实现里读违规时生成RVALID和RLASTRRESP置为SLVERRRDATA全零。Master收到SLVERR后会知道这次读失败不会相信RDATA里的数据。RDATA置零是安全习惯防止错误路径把既有数据残留泄漏到总线上。读通道还需要处理一个边界情况如果AR违规拒绝但后续Master又发了一笔合法读两支事务不能混淆。这要求读状态机里每个AR通道事务都有独立的状态记录我用了FIFO保存pending事务的ID和错误标志在R通道返回时按FIFO顺序匹配。由于AXI允许乱序返回取决于实现如果MPU不强透传ID信息这里容易出错。3.5 AI写RTL的经验生成速度快审查要够狠后面进入AI辅助编码阶段。我的工作方式不是让AI一次性输出整个模块而是按子模块逐步生成。第一步我给AI描述模块接口和功能让它生成第一版Verilog。比如addr_checkAI输出的代码结构清晰但第一次生成的匹配逻辑没有屏蔽低位地址我靠code review发现并修正。第二步我对生成的代码做代码规范检查调整命名风格补充注释。AI写代码时经常省略边界条件判断比如Region未使能时的输出、全局使能关闭时的旁路逻辑。这些我全部手工加上。第三步把RTL集成进顶层用AI生成一份简短的集成测试用例再通过仿真跑通基础读写。总体而言AI生成的代码节省了我大约40%的编码时间但审查和修改的工作量没有减少太多。关键是AI能直接生成的代码大多是“理想化”的实现没有考虑到具体总线环境里的各种时序边角而这些边角恰恰是真实系统能不能跑起来的分水岭。我个人的建议是AI写RTL完全可以用但必须当成一个“代码生成器”审查的严格程度要和对新同事代码一样不能因为是AI生成的就默认正确。4. 系统性验证AI辅助生成UVM测试用例与断言4.1 UVM验证环境搭建思路验证MPU核心是验证三件事地址匹配正确、权限判定正确、错误响应不破坏AXI协议。我搭建的UVM环境包括axi_mpu_env包含AXI Slave Agent激励主机、APB Agent配置寄存器、Scoreboard、Coverage Collector。参考模型直接用SystemVerilog类实现一个与RTL相同规则的软件模型输入同样的事务序列输出预期的响应结果与RTL比对。Sequence库包括基础读写、边界地址读写、Region重叠读写、违规访问、随机突发穿越Region、多Master并发访问等。这里AI帮了大忙的是参考模型的编写。我给AI描述规则“一个Region有基地址掩码使能读写权限多个Region重叠时高编号优先”AI直接生成了完整的参考模型类代码我只需要检查边界情况的表述省了很多键盘功夫。4.2 AI生成约束随机Sequence边界要撒得开约束随机测试是验证MPU的主力。AI可以快速生成很多sequence变体但直接生成的随机约束往往不够聪明它倾向于把地址约束在一个小范围内。我给它增加了几类关键约束地址约束在Region内部边界、Region边界相邻、Region外部的地址区间。突发长度覆盖1、2、4、8并且有序列专门生成跨越Region边界的突发。读写属性随机组合包括正常读写、非法只读区写操作、非法只写区读操作。多笔未完成事务并发打乱ID顺序测试错误响应的ID匹配。覆盖目标包括覆盖点说明每个Region的命中/未命中确保所有Region都能被正确识别重叠Region的优先级固定高编号优先的规则是否始终成立非法写请求后W通道时序WLAST到达后MPU是否正常返回非法读请求后R通道响应是否正确返回SLVERR且只响应一次不同Master身份的权限区分AxPROT不同取值下权限判定是否符合配置跑完约束随机测试覆盖率能达到95%以上剩下的由定向测试补齐。严格讲5%的未覆盖点通常集中在一些极端的ID乱序组合和Region重叠边界我会针对性构造用例。4.3 SVA断言让非法访问在仿真中直接暴露除了Scoreboard比对我还在MPU内部加了一些SystemVerilog Assertion用于在仿真中直接捕获AXI协议层面的违例非法写请求被发现后MPU不能拉低WREADY超过N个周期否则断言报错。非法读请求返回的响应必须恰好是一个不能多也不能少。所有返回到B通道或R通道的SLVERR都必须与之前发出的AW/AR事务一一对应。配置寄存器在复位后的默认值必须是全拒绝。AI在生成这类断言时表现不错它能根据AXI协议常见的handshake规则写出通用断言比如“写响应必须在WLAST之后到达”这种时序关系。但AI生成的断言有一个问题它有时会过度约束把本来允许的乱序返回行为误判成错误。所以每个断言我都要在仿真日志里人工核对几轮确认不是假失败。4.4 形式化验证用AI辅助跑一跑实际项目中我还用开源的工具对MPU的地址匹配逻辑做了一轮形式化验证。把关键性质描述为断言比如“任何输入地址必须命中且仅命中一个最高优先级的Region”“命中使能Region的数据不能被错误判定为违规”。形式化验证能穷尽所有输入组合对地址比较这类纯组合逻辑非常有效。AI在这里的作用是帮我把自然语言的安全性质转换成形式化语言模板转换结果基本准确但仍需要人工修正一些“对所有Master都拒绝”和“只拒绝特定Master”这类逻辑量词。对于MPU这种安全关键模块形式化验证的价值很大因为约束随机和定向测试终究是采样形式化是穷举。虽然形式化范围只覆盖了地址比较逻辑状态空间小但足以抓出几个比较器边界Bug。5. 实测踩坑记录与调试实战5.1 Region重叠优先级未定义随机测试抓出来的隐性Bug第一版RTL里我没有显式定义重叠优先级只是让地址匹配逻辑输出一个命中向量然后权限检查用一个“或”逻辑合并结果。结果就是如果两个Region都命中一个允许一个拒绝最终结果是允许因为“或”逻辑只要有允许就算允许。这在安全场景下是绝对不能接受的。非法访问可能因为低编号Region的allowed位被置1而通过检查即使高编号Region明确拒绝。问题在随机测试中暴露出来某次配置了region0地址范围0x0-0xFFFFF权限全允许region5地址范围0x80000-0x8FFFF权限只读随机到对0x80010的写访问时MPU竟然放行了。我立刻把合并逻辑改成“高编号Region优先”写明确再跑测试行为就稳定了。这个坑也提醒我MPU设计里重叠Region的仲裁必须显式定义并测试不能用“取所有命中Region的并集”这种简单逻辑蒙混过关。5.2 忘屏蔽低位地址跨4KB访问的误命中另一个Bug是地址匹配时没屏蔽低12位。第一次做RTL试验时Region配置的基地址都是页对齐的但随机测试里突发访问的起始地址可能不是页对齐。一个从0x7FFC开始的8拍突发访问地址会跨越0x8000边界如果Region覆盖0x8000-0x8FFF那这个突发的低地址部分根本不在Region内不该命中但因为比较器没有屏蔽低位前半部分地址0x7FFC被当成Region覆盖的地址参与比较导致误命中。修复很简单匹配比较时只比较地址的[35:12]位。但这个问题如果没有随机测试覆盖手工review真不容易发现。5.3 安全信号名称不能随便用AxPROT的接法MPU要区分Master身份最常见的方式是使用AXI的AxPROT信号。但实际SoC里不同的Master对AxPROT的处理差异很大CPU核发出的AxPROT携带完整的安全、特权、指令/数据属性。DMA控制器通常拉高或拉低某些bit甚至不按协议标准走。有些自定义IP从来不会置位AxPROT的安全位导致目标被认为是安全Master权限检查形同虚设。我的方案是在设计规格中定义一个内部信号master_sec[3:0]在连接层由SoC集成人员根据每个Master的安全属性手工连接不直接用AxPROT作为最终的安全判定依据。AxPROT只作为辅助信息。这样做增加了一点集成工作量但避免了“所有Master都是安全Master”的失控局面。调试中还有一个教训我刚开始把AxPROT[1]secure bit直接作为唯一安全标志并把DMA连接到0结果DMA访问安全区被拦截而硬件同事说DMA本身支持安全访问。最后发现DMA有个控制寄存器里才配置安全模式AxPROT在简单DMA里永远不反映真实安全属性。这种“信号语义漂移”是总线安全的隐形杀手。5.4 错误中断处理一次丢失的中断信号MPU的错误记录模块设计成检测到违规后向中断控制器产生一个脉冲。验证阶段发现连续两个违规请求之间如果间隔太短第二个违规的触发信号还没被中断控制器采样到中断脉冲就消失了。解决方案是给错误中断加一个锁存器。违规事件到达后中断输出保持拉高直到软件读取状态清除寄存器才拉低。同时状态寄存器里用一个字段记录违规总数软件可以一次性读到多次违规的统计值而不是只看到最后一条。这样即便中断丢失软件也能从状态寄存器里找到线索。这个设计在AI生成的第一版里没有是我在调试中发现然后补上的。5.5 性能衰减被多拍延迟拖累的实际带宽MPU挂在AXI路径上必然带来延迟。实测配置128bit数据位宽95MHz时钟带上MPU之后SRAM写带宽从理论峰值约1.5GB/s降到1.2GB/s。主要原因地址通道的检查增加了一拍延迟。写吸收逻辑在正常无违规传输时也会多消耗一拍判断时间。读返回路径上增加了一个输出寄存器。优化方式有三种我实际采用了前两种把地址比较和权限判断分成两级流水减少组合逻辑链的影响。对常见路径无违规使用旁路寄存器只有命中“需检查”Region时才走完整检查路径。在综合工具里对MPU逻辑做时序约束优化实际时序余量紧张时可以把比较逻辑做成DSP切片结构。延迟增加在大多数应用里可以接受但如果你在做一个对延迟极其敏感的实时控制系统建议在架构上考虑把MPU检查放到热点Master的出口减少对存储通道额外延迟的影响。6. 面积与功耗这个小模块其实很便宜在综合方面MPU的面积取决于Region数量、地址位宽和比较逻辑复杂度。我在28nm工艺库下综合8个Region、36位地址、128bit数据位宽的MPU标准单元面积约12kgates只占整个SoC面积的0.2%左右几乎可以忽略不计。功耗也相当低。由于MPU只在地址通道和错误路径上工作正常传输时大部分逻辑不翻转动态功耗占比极小。真正需要关注的是编译后的时序满足度地址比较的并行逻辑如果摆位不佳容易成为全局时序路径上的瓶颈。我建议在综合约束里给MPU的地址比较逻辑单独设置一个时序组并用分组group path方式分析不要让它和SRAM自身路径混在一起优化。面积小不代表实现简单AXI协议状态机的细致程度直接影响模块质量。写数据吸收、ID匹配、错误响应顺序这些逻辑都要完整覆盖一个状态机漏写条件就可能在极端场景下挂死总线。7. 把AI辅助研发的经验留给后来人整个项目下来我认为AI辅助硬件研发的最大价值在于三块需求拆解、代码生成、测试序列生成。但AI辅助不等于AI代工它的产出必须经过严格的设计审查和验证把关。说几个我实践后的体会AI生成代码时提示词里必须包含明确的边界条件描述。比如“Region未使能时命中向量应为0”“全局关闭时所有访问放行”这些边界你不说AI基本不会替你考虑。AI生成的UVM测试序列往往偏“正路”约束随机撒不散。你需要主动补充错误注入类约束错误权限、错误Master、错误地址、错误顺序。调试时让AI分析波形日志效率很高它可以直接定位到可疑的信号翻转点。但它不懂你项目的隐含约束比如“这个模块的复位极性是高有效”如果日志里没体现AI分析可能南辕北辙。安全关键模块不能只依赖仿真形式化验证应当成为标配。AI辅助写断言人工审核断言语义再跑一轮穷举验证这样心里才踏实。如果你也想做类似的总线权限检查模块建议从一个小目标开始先挂一个AXI MPU在片上SRAM前面实现一个Region的读写权限控制跑通UVM基础用例再加入多Region、Master身份区分和中断处理。整个从设计到验证的环境搭好后后续扩展其他保护场景就是复制粘贴加微调的工作了。最后分享一个实用的小技巧MPU的Region配置寄存器在RTL里最好加一个“锁定”位。软件初始化完成后写1锁定之后任何尝试对寄存器写入的操作都返回SLVERR。这个特性在调试时可能带来一点不方便但在运行安全场景里非常有用能防止一段恶意代码在运行时篡改MPU规则从内部瓦解整个权限体系。我的第一版设计没有这个锁定功能后来做系统安全评审时被提出来补上以后整个防线的可信度才算真正闭环。
AXI总线上插MPU：为片上SRAM加权限检查的AI辅助设计验证实践
做SoC设计或FPGA验证的兄弟一定对AXI总线不陌生。最近我接手了一个有点意思的活给片上的SRAM加一道权限检查方案是在挂内存的AXI路径上插一个MPUMemory Protection Unit。这里说的MPU不是ARM Cortex-M里那个和Cache绑定的单元而是一个独立的、挂在AXI总线上的硬件防火墙模块用来拦截非法访问。整个研发过程我大量使用了AI辅助从需求拆解、RTL编码到UVM验证场景生成再到调试阶段的波形分析AI承担了不少繁杂工作但也踩了不少坑。这篇博文就把这个完整实践记录下来包括设计思路、关键代码逻辑、验证方案、踩坑记录和性能考量给同样做总线安全、做隔离设计、或者想在芯片研发流程里引入AI工具的同行一个参考。不说废话先讲清楚一件事为什么片上内存需要一道权限检查。1. 为什么要在片上内存前面加一道权限检查1.1 没有权限控制时的失控现场先描绘一个没有MPU时的场景。假设SoC里有CPU核、DMA控制器、一个加密引擎和一个图像信号处理器ISP它们都通过AXI互联访问同一块片上SRAM。正常情况下大家各用各的地址区间但一旦有Bug或者被恶意攻击问题就来了CPU上跑的应用代码里有一个野指针写操作越界直接把DMA描述符表给覆盖了。DMA拿到被篡改的描述符开始在内存里乱搬数据甚至往外设寄存器里写数据。ISP通过AXI访问SRAM时因为软件配置错误把图像数据写到了安全区导致加密密钥或用户隐私数据被读取。非安全世界的代码比如Linux内核里的一个驱动试图直接访问安全世界使用的敏感缓冲区如果没有隔离数据直接泄露。这些问题里有一部分可以靠软件层的MMU页表或虚拟地址隔离拦下来但在DMA这类外设访问场景软件MMU管不到硬件上必须有一道独立的检查。而AXI MPU就是这道检查。它像门禁系统一样挂在总线路径上对每笔读请求AR通道和写请求AW通道做权限校验不符合规则的请求直接拦下来返回错误响应内存数据不会损坏也不会被泄露。1.2 AXI MPU到底管哪些权限AXI MPU的核心职责可以拆成几件事地址区间匹配把物理地址空间划分成若干个Region每个Region配置起始地址、大小、使能位。访问者身份识别通过AXI的AxPROT信号或自定义的用户信号区分Master来源比如CPU、DMA、加密引擎甚至进一步区分安全/非安全、特权/非特权。行为权限判定判断这笔访问是读还是写是否可执行是否允许该访问者在这个Region内做这个操作。违规处理对不合法的请求返回SLVERR或DECERR同时记录错误信息到状态寄存器必要时产生中断通知CPU软件介入。这里有一个容易混淆的点AXI MPU和ARM TrustZone里的TZASC、TZPC之类是什么关系。实际工程里既可以用TrustZone的硬件隔离来做安全划分也可以用一个轻量的AXI MPU来做规则约束。我的实践场景不依赖TZASC而是用AXI MPU配合软件配置实现灵活访问控制。这个方案更通用适合FPGA原型验证也适合自研SoC里不引入ARM安全架构的情况。2. 需求拆解与方案选型AI辅助做架构决策2.1 从一句话需求到功能列表项目起步时需求描述只有一句话给片上内存加权限检查防止DMA和CPU误访问。这个粒度根本没法动手做设计。我先把这句话喂给AI工具让它基于AXI协议、MPU常见功能和典型SoC安全需求展开成一份功能列表然后我逐条审查。AI给出的功能清单大致包括支持4个可配置Region每个Region有独立的基地址和掩码或大小。每个Region有读写权限位、安全/非安全属性位、可执行位。支持对AXI读地址通道AR和写地址通道AW进行权限检查错误请求返回SLVERR。支持对写数据通道W的处理非法写请求不能写入存储区但不破坏AXI握手时序。支持错误状态记录和中断输出。支持通过APB从接口配置寄存器。这个清单经过我修改后变得可落地Region数量从4个扩大到8个因为后续要支持视频处理器的多个内存区不支持可执行位因为SRAM不存放指令但保留扩展端口错误响应从DECERR改成SLVERR因为目标是安全隔离场景Master收到SLVERR后可以继续运行而DECERR通常被认为是地址解码错误有些DMA引擎会直接停掉。这里想多说一句AI给的初始设计不一定全对但它能快速覆盖一个熟悉AXI协议的工程师容易遗漏的边界情况比如“非法写请求不能破坏W通道握手时序”这条AI第一版就列出来了这在国内团队里容易在设计后期才被想起。2.2 关键参数怎么定设计AXI MPU之前几个关键参数必须自己拍板AI给不了标准的“正确答案”因为每个项目场景不同。我这次的实际配置参数取值设计考量AXI数据位宽128 bit与片上SRAM接口一致突发传输效率高AXI地址位宽36 bit覆盖整个系统地址空间片上SRAM只占其中一段AXI ID位宽4 bit支持16个未完成事务满足并发需求Region数量8个兼顾规则覆盖和寄存器开销Region地址对齐最小4KB对齐与页面大小保持一致避免配置碎片检查时机AW/AR通道一拍完成组合逻辑比较加一拍寄存避免关键路径过长错误响应SLVERR非法访问返回错误不阻塞正常事务默认权限全拒绝未命中任何Region的访问一律拦截Region地址对齐我选了4KB这跟虚拟内存页大小一致。很多MPU允许2^N字节对齐比如64字节对齐到4GB对齐但4KB对齐在软件配置时最自然一个Region可以覆盖一个或多个页不会出现奇怪的交叉情况。默认权限选“全拒绝”是我这次比较坚持的一点。传统MPU有“默认允许命中Region则按规则检查”的思路但安全场景必须反过来默认拒绝只有显式配置才放开。这样做虽然会在软件调试初期制造一些“内存访问报错”的困扰但安全底线是牢固的宁可系统主动报错也不能放非法流量过去。2.3 选型比较挂在AXI总线还是挂在存储控制器前端MPU可以放在两个基本位置放在AXI互联和SRAM控制器之间作为slave端口的保护器。所有访问片上SRAM的Master流量都会经过它。放在每个Master出口旁边形成多个实例只保护对应Master。我选了第一种一个MPU实例挂在SRAM映射的地址区间上。原因很直接单一实例面积小、配置简单软件只需要维护一份寄存器。所有Master统一经过一个保护点策略一致不会出现某个Master漏配。与SRAM控制器解耦MPU不关心存储器的具体时序只做协议级检查。对性能的影响只在SRAM访问路径上而SRAM本身不是系统瓶颈多一两拍延迟可以接受。Putting MPU in the slave side also means it naturally becomes the first thing that sees a request, so if an illegal transaction is blocked, nothing reaches the SRAM, no partial writes, no corrupted state. Integrated into AXI interconnect as a fence-like component.2.4 AI给的“项目计划书”里哪些有用、哪些是废话我用AI生成了一个粗略的研发计划包括规格文档、RTL设计、验证环境搭建、综合测试等阶段。AI列出的风险中立项比如“需求变更风险”属于废话但有些内容确实有价值它提醒我应当在RTL设计早期就定义验证指标比如覆盖率目标地址边界覆盖率、权限组合覆盖率、协议时序覆盖率。它建议对MPU配置寄存器做回读测试这个细节我在以往模块里经常拖到集成阶段才测这次提前做了。它给出的验证环境框图基本符合UVM标准结构可以直接作为搭建参考。AI在方案阶段的定位是一个“经验丰富的初级工程师高速文档生成器”它能把类似项目的通用做法快速总结出来但具体参数和取舍仍然需要设计者来判断。这也是我整个项目里反复感受到的一点AI辅助研发不是让AI替我做决定而是让AI把决策所需的信息更快地摆到桌面上。3. 核心RTL实现与AI协作写代码3.1 模块划分上一份清晰的RTL目录AXI MPU的RTL代码我按功能分成几个子模块这样做的好处是单模块可读性好后仿真追问题也容易定位。整个模块的顶层端口包括AXI Slave接口接收来自Interconnect的访问、APB Slave配置接口接收CPU对寄存器的读写、中断输出和一个调试用的状态输出总线。实际划分如下axi_mpu_top顶层集成负责模块互联和时钟复位。cfg_regAPB寄存器堆保存Region配置、全局使能、错误状态、中断状态。addr_check地址匹配逻辑对输入地址和8个Region配置做并行比较输出命中向量。perm_check权限检查状态机综合命中向量和访问属性、Master身份给出权限判定结果。resp_gen错误响应生成逻辑在判定违规后正确返回SLVERR同时保证AXI握手不卡死。axi_slv_ifAXI协议时序实现包括读通道和写通道的握手状态机。这种划分在AI生成RTL时也很有帮助我可以一句一句给AI描述子模块的接口和行为让它生成Verilog代码然后我人工审查和修改。比如我给AI的addr_check描述是“输入一个36位地址8组配置寄存器每组有基地址掩码使能位输出一个8位命中向量每个bit对应一个region命中条件是地址与掩码与运算后等于基地址。”AI生成的代码基本可以直接用但有几处需要修正后面踩坑部分会详细说。3.2 地址比较逻辑别把低位地址算进去地址匹配是MPU最核心的组合逻辑。设计中我定义的匹配规则是命中条件 region_enable ((addr[MSB:ALIGN_LOW] ^ base_addr[MSB:ALIGN_LOW]) mask[MSB:ALIGN_LOW]) 0其中ALIGN_LOW对应4KB对齐的低12位mask里为1的位表示“该区间内的地址必须与base一致”。实际代码里用的不是简单的相等比较而是支持变长掩码做区间匹配。这样做的好处是一个Region不用是固定的2^N大小可以做到非2^N对齐的区间覆盖通过多个掩码位组合配置灵活度更高软件可以把页表映射直接搬过来用。这一小段逻辑看起来简单但实际有几个关键细节低12位地址必须屏蔽掉不参与匹配。否则一次突发读或写跨越4KB边界时地址的低位变化会导致匹配失效。多个Region重叠时必须有明确的优先级。我采用了固定优先级region0优先级最低region7优先级最高。原因是软件倾向于把通用的低优先级规则放在低编号Region把精确的高优先级规则放在高编号Region。一旦重叠后配置的高编号Region覆盖低编号Region行为可预期。比较器要并行化。8个Region的比较逻辑是全并行的不串行复用否则延迟太大。面积代价在几个Region时很小值得。3.3 写通道处理AW检查失败后W数据怎么办写操作在AXI协议里分两个通道AW通道先发地址W通道随后发数据最后B通道返回写响应。MPU必须在AW阶段完成权限判断因为如果等到W数据都进来了再拒绝SRAM已经可能被部分写入。为了不让非法写访问真正写入SRAM我做了两件事在AW通道判定违规正常返回B通道的SLVERR。但在W通道仍然保持AXI协议要求的正常握手因为Master会持续发送WLAST数据MPU必须吸收这些数据不能因为权限检查失败而拉低WREADY造成死锁。实现上我加了一个“写吸收”模式。当AW违规时写状态机进入吸收状态W通道正常接收数据但数据不进入SRAM写端口等WLAST到达后状态机返回空闲。这样Master认为写事务完成但实际没写进去符合错误响应的预期。这里有一个很容易踩的坑如果不吸收数据直接把WREADY拉低Master会一直等待可能卡住整个AXI总线的写通道。如果直接忽略W通道不等WLAST就返回B响应又违反了AXI协议——B响应必须发生在所有W数据之后。所以这个“吸收但丢弃”的状态机是AXI MPU实现里最容易被忽视的部分。3.4 读通道处理错误请求也要有正确的RVALID读操作比写简单AR通道判定违规后不需要吸收数据直接返回一个带SLVERR的读响应即可。但要注意AXI协议要求每笔读事务最终一定有且仅有一个R通道的响应即使违规也不能什么都不发。我的实现里读违规时生成RVALID和RLASTRRESP置为SLVERRRDATA全零。Master收到SLVERR后会知道这次读失败不会相信RDATA里的数据。RDATA置零是安全习惯防止错误路径把既有数据残留泄漏到总线上。读通道还需要处理一个边界情况如果AR违规拒绝但后续Master又发了一笔合法读两支事务不能混淆。这要求读状态机里每个AR通道事务都有独立的状态记录我用了FIFO保存pending事务的ID和错误标志在R通道返回时按FIFO顺序匹配。由于AXI允许乱序返回取决于实现如果MPU不强透传ID信息这里容易出错。3.5 AI写RTL的经验生成速度快审查要够狠后面进入AI辅助编码阶段。我的工作方式不是让AI一次性输出整个模块而是按子模块逐步生成。第一步我给AI描述模块接口和功能让它生成第一版Verilog。比如addr_checkAI输出的代码结构清晰但第一次生成的匹配逻辑没有屏蔽低位地址我靠code review发现并修正。第二步我对生成的代码做代码规范检查调整命名风格补充注释。AI写代码时经常省略边界条件判断比如Region未使能时的输出、全局使能关闭时的旁路逻辑。这些我全部手工加上。第三步把RTL集成进顶层用AI生成一份简短的集成测试用例再通过仿真跑通基础读写。总体而言AI生成的代码节省了我大约40%的编码时间但审查和修改的工作量没有减少太多。关键是AI能直接生成的代码大多是“理想化”的实现没有考虑到具体总线环境里的各种时序边角而这些边角恰恰是真实系统能不能跑起来的分水岭。我个人的建议是AI写RTL完全可以用但必须当成一个“代码生成器”审查的严格程度要和对新同事代码一样不能因为是AI生成的就默认正确。4. 系统性验证AI辅助生成UVM测试用例与断言4.1 UVM验证环境搭建思路验证MPU核心是验证三件事地址匹配正确、权限判定正确、错误响应不破坏AXI协议。我搭建的UVM环境包括axi_mpu_env包含AXI Slave Agent激励主机、APB Agent配置寄存器、Scoreboard、Coverage Collector。参考模型直接用SystemVerilog类实现一个与RTL相同规则的软件模型输入同样的事务序列输出预期的响应结果与RTL比对。Sequence库包括基础读写、边界地址读写、Region重叠读写、违规访问、随机突发穿越Region、多Master并发访问等。这里AI帮了大忙的是参考模型的编写。我给AI描述规则“一个Region有基地址掩码使能读写权限多个Region重叠时高编号优先”AI直接生成了完整的参考模型类代码我只需要检查边界情况的表述省了很多键盘功夫。4.2 AI生成约束随机Sequence边界要撒得开约束随机测试是验证MPU的主力。AI可以快速生成很多sequence变体但直接生成的随机约束往往不够聪明它倾向于把地址约束在一个小范围内。我给它增加了几类关键约束地址约束在Region内部边界、Region边界相邻、Region外部的地址区间。突发长度覆盖1、2、4、8并且有序列专门生成跨越Region边界的突发。读写属性随机组合包括正常读写、非法只读区写操作、非法只写区读操作。多笔未完成事务并发打乱ID顺序测试错误响应的ID匹配。覆盖目标包括覆盖点说明每个Region的命中/未命中确保所有Region都能被正确识别重叠Region的优先级固定高编号优先的规则是否始终成立非法写请求后W通道时序WLAST到达后MPU是否正常返回非法读请求后R通道响应是否正确返回SLVERR且只响应一次不同Master身份的权限区分AxPROT不同取值下权限判定是否符合配置跑完约束随机测试覆盖率能达到95%以上剩下的由定向测试补齐。严格讲5%的未覆盖点通常集中在一些极端的ID乱序组合和Region重叠边界我会针对性构造用例。4.3 SVA断言让非法访问在仿真中直接暴露除了Scoreboard比对我还在MPU内部加了一些SystemVerilog Assertion用于在仿真中直接捕获AXI协议层面的违例非法写请求被发现后MPU不能拉低WREADY超过N个周期否则断言报错。非法读请求返回的响应必须恰好是一个不能多也不能少。所有返回到B通道或R通道的SLVERR都必须与之前发出的AW/AR事务一一对应。配置寄存器在复位后的默认值必须是全拒绝。AI在生成这类断言时表现不错它能根据AXI协议常见的handshake规则写出通用断言比如“写响应必须在WLAST之后到达”这种时序关系。但AI生成的断言有一个问题它有时会过度约束把本来允许的乱序返回行为误判成错误。所以每个断言我都要在仿真日志里人工核对几轮确认不是假失败。4.4 形式化验证用AI辅助跑一跑实际项目中我还用开源的工具对MPU的地址匹配逻辑做了一轮形式化验证。把关键性质描述为断言比如“任何输入地址必须命中且仅命中一个最高优先级的Region”“命中使能Region的数据不能被错误判定为违规”。形式化验证能穷尽所有输入组合对地址比较这类纯组合逻辑非常有效。AI在这里的作用是帮我把自然语言的安全性质转换成形式化语言模板转换结果基本准确但仍需要人工修正一些“对所有Master都拒绝”和“只拒绝特定Master”这类逻辑量词。对于MPU这种安全关键模块形式化验证的价值很大因为约束随机和定向测试终究是采样形式化是穷举。虽然形式化范围只覆盖了地址比较逻辑状态空间小但足以抓出几个比较器边界Bug。5. 实测踩坑记录与调试实战5.1 Region重叠优先级未定义随机测试抓出来的隐性Bug第一版RTL里我没有显式定义重叠优先级只是让地址匹配逻辑输出一个命中向量然后权限检查用一个“或”逻辑合并结果。结果就是如果两个Region都命中一个允许一个拒绝最终结果是允许因为“或”逻辑只要有允许就算允许。这在安全场景下是绝对不能接受的。非法访问可能因为低编号Region的allowed位被置1而通过检查即使高编号Region明确拒绝。问题在随机测试中暴露出来某次配置了region0地址范围0x0-0xFFFFF权限全允许region5地址范围0x80000-0x8FFFF权限只读随机到对0x80010的写访问时MPU竟然放行了。我立刻把合并逻辑改成“高编号Region优先”写明确再跑测试行为就稳定了。这个坑也提醒我MPU设计里重叠Region的仲裁必须显式定义并测试不能用“取所有命中Region的并集”这种简单逻辑蒙混过关。5.2 忘屏蔽低位地址跨4KB访问的误命中另一个Bug是地址匹配时没屏蔽低12位。第一次做RTL试验时Region配置的基地址都是页对齐的但随机测试里突发访问的起始地址可能不是页对齐。一个从0x7FFC开始的8拍突发访问地址会跨越0x8000边界如果Region覆盖0x8000-0x8FFF那这个突发的低地址部分根本不在Region内不该命中但因为比较器没有屏蔽低位前半部分地址0x7FFC被当成Region覆盖的地址参与比较导致误命中。修复很简单匹配比较时只比较地址的[35:12]位。但这个问题如果没有随机测试覆盖手工review真不容易发现。5.3 安全信号名称不能随便用AxPROT的接法MPU要区分Master身份最常见的方式是使用AXI的AxPROT信号。但实际SoC里不同的Master对AxPROT的处理差异很大CPU核发出的AxPROT携带完整的安全、特权、指令/数据属性。DMA控制器通常拉高或拉低某些bit甚至不按协议标准走。有些自定义IP从来不会置位AxPROT的安全位导致目标被认为是安全Master权限检查形同虚设。我的方案是在设计规格中定义一个内部信号master_sec[3:0]在连接层由SoC集成人员根据每个Master的安全属性手工连接不直接用AxPROT作为最终的安全判定依据。AxPROT只作为辅助信息。这样做增加了一点集成工作量但避免了“所有Master都是安全Master”的失控局面。调试中还有一个教训我刚开始把AxPROT[1]secure bit直接作为唯一安全标志并把DMA连接到0结果DMA访问安全区被拦截而硬件同事说DMA本身支持安全访问。最后发现DMA有个控制寄存器里才配置安全模式AxPROT在简单DMA里永远不反映真实安全属性。这种“信号语义漂移”是总线安全的隐形杀手。5.4 错误中断处理一次丢失的中断信号MPU的错误记录模块设计成检测到违规后向中断控制器产生一个脉冲。验证阶段发现连续两个违规请求之间如果间隔太短第二个违规的触发信号还没被中断控制器采样到中断脉冲就消失了。解决方案是给错误中断加一个锁存器。违规事件到达后中断输出保持拉高直到软件读取状态清除寄存器才拉低。同时状态寄存器里用一个字段记录违规总数软件可以一次性读到多次违规的统计值而不是只看到最后一条。这样即便中断丢失软件也能从状态寄存器里找到线索。这个设计在AI生成的第一版里没有是我在调试中发现然后补上的。5.5 性能衰减被多拍延迟拖累的实际带宽MPU挂在AXI路径上必然带来延迟。实测配置128bit数据位宽95MHz时钟带上MPU之后SRAM写带宽从理论峰值约1.5GB/s降到1.2GB/s。主要原因地址通道的检查增加了一拍延迟。写吸收逻辑在正常无违规传输时也会多消耗一拍判断时间。读返回路径上增加了一个输出寄存器。优化方式有三种我实际采用了前两种把地址比较和权限判断分成两级流水减少组合逻辑链的影响。对常见路径无违规使用旁路寄存器只有命中“需检查”Region时才走完整检查路径。在综合工具里对MPU逻辑做时序约束优化实际时序余量紧张时可以把比较逻辑做成DSP切片结构。延迟增加在大多数应用里可以接受但如果你在做一个对延迟极其敏感的实时控制系统建议在架构上考虑把MPU检查放到热点Master的出口减少对存储通道额外延迟的影响。6. 面积与功耗这个小模块其实很便宜在综合方面MPU的面积取决于Region数量、地址位宽和比较逻辑复杂度。我在28nm工艺库下综合8个Region、36位地址、128bit数据位宽的MPU标准单元面积约12kgates只占整个SoC面积的0.2%左右几乎可以忽略不计。功耗也相当低。由于MPU只在地址通道和错误路径上工作正常传输时大部分逻辑不翻转动态功耗占比极小。真正需要关注的是编译后的时序满足度地址比较的并行逻辑如果摆位不佳容易成为全局时序路径上的瓶颈。我建议在综合约束里给MPU的地址比较逻辑单独设置一个时序组并用分组group path方式分析不要让它和SRAM自身路径混在一起优化。面积小不代表实现简单AXI协议状态机的细致程度直接影响模块质量。写数据吸收、ID匹配、错误响应顺序这些逻辑都要完整覆盖一个状态机漏写条件就可能在极端场景下挂死总线。7. 把AI辅助研发的经验留给后来人整个项目下来我认为AI辅助硬件研发的最大价值在于三块需求拆解、代码生成、测试序列生成。但AI辅助不等于AI代工它的产出必须经过严格的设计审查和验证把关。说几个我实践后的体会AI生成代码时提示词里必须包含明确的边界条件描述。比如“Region未使能时命中向量应为0”“全局关闭时所有访问放行”这些边界你不说AI基本不会替你考虑。AI生成的UVM测试序列往往偏“正路”约束随机撒不散。你需要主动补充错误注入类约束错误权限、错误Master、错误地址、错误顺序。调试时让AI分析波形日志效率很高它可以直接定位到可疑的信号翻转点。但它不懂你项目的隐含约束比如“这个模块的复位极性是高有效”如果日志里没体现AI分析可能南辕北辙。安全关键模块不能只依赖仿真形式化验证应当成为标配。AI辅助写断言人工审核断言语义再跑一轮穷举验证这样心里才踏实。如果你也想做类似的总线权限检查模块建议从一个小目标开始先挂一个AXI MPU在片上SRAM前面实现一个Region的读写权限控制跑通UVM基础用例再加入多Region、Master身份区分和中断处理。整个从设计到验证的环境搭好后后续扩展其他保护场景就是复制粘贴加微调的工作了。最后分享一个实用的小技巧MPU的Region配置寄存器在RTL里最好加一个“锁定”位。软件初始化完成后写1锁定之后任何尝试对寄存器写入的操作都返回SLVERR。这个特性在调试时可能带来一点不方便但在运行安全场景里非常有用能防止一段恶意代码在运行时篡改MPU规则从内部瓦解整个权限体系。我的第一版设计没有这个锁定功能后来做系统安全评审时被提出来补上以后整个防线的可信度才算真正闭环。
