最近在调试一块国产安卓平板方案时遇到一个很典型又很难查的问题屏幕用的是 ST7701S 驱动 IC接口是 MIPI DSI现象是横向花屏——屏幕不是完全不能显示而是每隔几行就错位像被硬生生“扯”断了一样。起初以为是驱动 IC 的初始化序列没写对反复核对寄存器配置没用。后来把示波器接上去盯着 CClock和 DData通道的波形看了半天才定位到真正的原因LPLow Power模式的握手时序出了问题导致 HS 数据流被异常中断。这篇文章不打算讲教科书里的 MIPI 理论而是围绕“MIPI LP”和“CDClock/Data通道”这两个核心把我在这几年在 RK3588、FPGA 上调试 MIPI DSI/CSI 时踩过的坑、验证过的方法以及原理层面的理解梳理一遍。如果你正在处理 MIPI 花屏、驱动不起、或者用 FPGA 做 MIPI 接口设计这篇内容应该能帮你省下几天的时间。1. 先还原标题LP 是什么C/D 又是什么1.1 MIPI D-PHY 里藏着两套完全不同的物理协议很多人一提到 MIPI脑子里浮现的是一对高速差分线比如经典的 “CLKP/CLKN” 和 “D0P/D0N”。这个直觉没有错但它只描述了一半的故事。MIPI D-PHY 物理层实际上定义了两种截然不同的工作模式HSHigh-Speed模式差分信号幅度大约 200mV 左右电流驱动用于搬运大数据量比如一帧图像的所有像素点。这个模式下时钟和数据的速率都是真正的 Gbps 级别。LPLow-Power模式单端信号幅度约 1.2V电压驱动速率很慢最多几十 Mbps但它负责的事情非常关键——链路的初始化、握手、进入/退出 HS 的指令以及待机唤醒全部都是靠 LP 状态来传达的。换句话说MIPI 并不是一条“可以跑慢点的高速线”而是两套完全不同的电气标准共存在同一对物理引脚上。你把 LP 单独拎出来研究时会发现它跟 I2C、SPI 这类单端总线反而更像。1.2 定位到具体引脚C 是时钟通道D 是数据通道标题里的“CD”合在一起我理解为Clock/Data 通道对的简称。这是 MIPI DSI 系统里最基本的物理资源划分CClock Lane提供时钟信号DSI 接口是源同步的数据线必须跟随时钟线的边界才能正确采样。DData Lane传输实际的像素数据和命令。DSI 最少需要 1 根 Data Lane常见的是 4 根也就是 D0~D3。在 LP 模式下C/D 通道并不是完全静默的。它们各自维持在某个电平状态组合起来可以表达逻辑“0”和“1”。更关键的是D-PHY 定义了一组特殊的LP 状态序列比如 LP-11、LP-01、LP-00、LP-10这几种状态的组合构成了链路从“待机”进入“高速突发传输”的控制流程。用个生活化的类比HS 模式就像高速公路车流快但需要收费站放行LP 模式就是那个收费站。你不可能直接把车从停车场扔到高速公路上必须经过取卡、抬杆、降级、加速这个流程。MIPI 里的“抬杆动作”完全由 C/D 通道在 LP 状态下的电平跳变顺序决定。2. C/D 通道在 LP 模式下的硬件约束端接、挖空和极性不能想当然2.1 端接电阻和上下拉LP 状态下的电流路径很多硬件工程师在画 MIPI 原理图时习惯性地把端接电阻抄过来最常见的是在靠近接收端芯片的地方放一对 100Ω 差分阻抗匹配电阻。这本身没什么问题但有一类板子在 LP 模式下会翻车根源就是这对电阻导致 LP 单端电平达不到逻辑阈值。为什么因为 LP 模式是单端电压驱动发送端通过内部的上拉/下拉电阻网络强制总线到某种状态。如果在外部额外并联了弱下拉或者强上拉相当于给本来就靠内部开关驱动的总线额外增加了一个“负载”。负载过重电平上升沿变缓接收端可能根本识别不出完整的 LP-11 / LP-00 转换状态。一个常见做法是如果主控端的 PHY 芯片内部已经集成 ODTOn-Die Termination和偏置电阻外部就不要再去放额外的端接网络了如果用的是纯 FPGA 逻辑 外部 PHY则要严格按照 PHY 芯片手册的说明来决定是否放置外部端接。2.2 同层挖空治了 HS 却坑了 LP热词列表里有“mipi同层挖空”这是个很有意思的点。为了让 MIPI 差分线阻达到 100Ω很多 PCB 设计师会在走线层的下方挖空地层减少参考平面的电容效应让阻抗上升。这个操作对 HS 模式很有效因为 HS 信号对阻抗匹配极度敏感。但是挖空也会带来一个副作用阻抗变高意味着信号路径对寄生电容更敏感。LP 模式是慢速单端信号对阻抗虽然没那么挑剔但它害怕电容导致上升沿变慢。如果你的 C/D 通道挖空范围过大导致走线下方出现大面积的掏空区域走线之间、走线与邻近网络之间的寄生电容会明显增加。实测中这种电容会让 LP 的 1.2V 信号上升沿从十几纳秒拖到几十纳秒如果赶上接收端的阈值窗口比较窄就会频繁出现握手失败或者是偶发的花屏。我的建议是挖空要严格约束在差分对本身的下方并且保持在走线宽度的 2~3 倍范围内不要为了阻抗把整片地都切开。挖空区域的外边缘还要加一圈回流地孔让参考平面有个明确边界。2.3 Lane 极性一个被严重低估的配置项在设备树或者 FPGA 约束里几乎总会遇到 Lane Polarity通道极性的配置。很多工程师不改它觉得正反无所谓差分信号反转了数据自然就是反的接收端会纠正。这句话在 HS 模式下有一定道理但在 LP 模式下完全错误。LP 模式是单端电平它不存在“差分反转”的概念。如果你把 CLKP 接到了 CLKN 的位置上HS 模式下接收端可能还能通过内部交叉纠正正常接收但 LP 模式下接收器看到的电平逻辑就完全反了——原来该是 LP-11 的状态变成了 LP-00握手永远无法成功。遇到过不止一次换屏幕不花屏但点不亮查到最后就是 FPC 排线那里 C 差分对的 P/N 接反了软件里没做lane-polarities修正。3. 一次实际定位ST7701S 横向花屏的 LP-CD 时序之谜3.1 现象描述与初步排除回到文章开头那个案例。屏幕是 1080x1920 的 MIPI 屏驱动 IC 是 ST7701S。现象很明确系统能正常启动到 GUI背光正常。屏幕上有横向的、位置不固定的错位色带大概每隔几十行出现一次。用手机拍屏幕能明显看出整个画面在轻微抖动像刷新率不稳定。最初我怀疑是初始化序列里某个寄存器的边界值设置不对。ST7701S 的寄存器本身就比较复杂尤其是跟 VCOM、Display Timing 相关的写错一个字节就可能花屏。于是花了一个下午把所有时序寄存器全部按数据手册核对。没有发现异常信号源输出也正常。然后怀疑电压。MIPI IO 的 AVDD、DOVDD、VCI 逐一用万用表测了一遍波形上看没有明显纹波。DDR 和主控端的供电也用了示波器测没有掉压。最后才想到用逻辑分析仪去抓 MIPI 总线。分析仪没有那么高的采样率上 HS但抓 LP 状态转换很轻松。这一抓真相就露出来了。3.2 逻辑分析仪下的 LP 状态机异常把逻辑分析仪的三根通道分别接到 CLKP、D0P 和 D0N 上采样率设置成 100MHz捕获时长 2 秒。把抓到的二进制数据按照 D-PHY 的 LP 状态定义解码出来得到了一条时间线正常情况下每次 HS 突发之前链路应该按顺序经历LP-11 - LP-10 - LP-00 - HS-Zero - HS-Burst - HS-Trail - LP-11中间任何一个状态缺失或时序长度不足接收端就会判定链路进入错误状态直接丢弃后面的一段数据。但实际上抓到的是HS-Burst 传到一半D0P/D0N 突然变成了 LP-11然后马上又跳回 HS 继续传。这相当于传输被硬生生切成了两半接收端在中间那段看到的是非法状态于是整行像素就对不上了表现在屏幕上就是横向花屏。为什么会凭空插一段 LP-11 进去追踪到源头是 D-PHY 的 Deskew 校准没做好。3.3 Deskew 校准和走线延迟差值的计算MIPI D-PHY 规范里有一个机制叫 Deskew Calibration通道去偏斜校准。它发生在每次进入 HS 模式之前由发送端在链路上发一段特殊的校准脉冲接收端利用这段脉冲测量出 C/D 通道之间的时间偏差。如果偏差超过接收端允许的范围通常是各级别的高速率都有要求接收端会认为链路没有准备好主动丢弃数据或者强制把链路带回 LP 状态。我们用矢量网络分析仪测了 PCB 上 C 线、D0 线、D1 线各自的走线长度发现 D1 比 C 长了差不多 7 毫米。你可能觉得 7mm 不算什么但在 MIPI 高速模式下信号速度约为 6 mil/picosecond7mm 折合下来大约 118ps 的延迟差。ST7701S 在这种速率下要求 C/D 之间的偏差小于 100ps。就是这么点差距突破了规格边界才导致了偶发的花屏。处理方式是先在软件端把修复尝试做一遍调整 D-PHY 的 Deskew 自动校准开关尝试增加 PLL 的速率抖动窗口。软件调整在一定程度上缓解了问题但没有根治。最终还是要硬件层面解决。硬件修改方案很直接但也不轻松把 D1 线的走线重新绕一绕缩短差距。把 D1 线在 C 线附近绕了几圈蛇形线让两条路的延迟差降到 3 毫米以内同时加严了差分对的间距约束。改版回来之后同样的逻辑分析仪再抓中间的非法 LP-11 中断消失花屏也不再出现。3.4 关键经验LP 中断不等于“休眠”而是保护机制这次排查让我印象最深的一点是LP-11 状态本身是好的没有任何问题。问题是它出现在不该出现的 HS 传输中段。它其实是接收端在检测到链路质量不合格时主动执行保护动作的结果。所以以后再遇到类似花屏别第一时间去硬调 IC 寄存器先用逻辑分析仪看一遍 LP 状态机的完整时序确认是不是链路层的保护被触发了。如果是那根源大概率在 PCB 走线、FPC 排线、连接器接触或者 PHY 的电平配置而不是驱动软件。4. 从 RK3588 到 FPGALP 状态机的实现与注意事项4.1 RK3588 设备树里如何正确配置 MIPI DSIRK3588 在嵌入式 Linux 生态里用得越来越多适配 MIPI 屏也是基本操作。在设备树里除了常规的compatible、reg、clocks、pinctrl之外有几个跟 LP/CD 通道强相关的关键属性lane-polarities数据手册里明确要求如果 P/N 接反必须在这里修正。很多拿到现成方案的人在移植时直接沿用别人板子的配置结果换了 FPC 之后点不亮查了很久才发现是这里没改。lane-cnt/>dsi0 { status okay; rockchip,lane-rate 0; rockchip,deskew-cal; panel0 { compatible st7701s,panel; reg 0; enable-gpios gpio1 8 GPIO_ACTIVE_HIGH; reset-gpios gpio1 9 GPIO_ACTIVE_LOW; ports { #address-cells 1; #size-cells 0; port0 { reg 0; panel_in_dsi0: endpoint { remote-endpoint dsi0_out; >reg [1:0] lp_state; localparam LP_11 2b11; localparam LP_10 2b10; localparam LP_00 2b00; localparam LP_01 2b01; wire lp_tx_en (ctrl_mode HS_MODE) ? 1b0 : 1b1; wire [1:0] lp_tx_pair (ctrl_mode HS_MODE) ? {clk_state, data_state} : {clk_lp, data_lp}; always (posedge lane_clk or negedge rst_n) begin if(!rst_n) begin clk_lp 1b1; data_lp 1b1; lp_state LP_11; end else begin case (ctrl_mode) ENTER_HS: begin // sequence: LP-11 - LP-10 - LP-00 - HS-Zero clk_lp 1b0; data_lp 1b0; end EXIT_HS: begin // sequence: LP-00 - LP-10 - LP-11 clk_lp 1b1; data_lp 1b1; end default: begin clk_lp 1b1; data_lp 1b1; lp_state LP_11; end endcase end end这个代码只是一个方向性的说明真正的 D-PHY PHY 实现还需要关心差分的 P/N 输出电平时序、毛刺滤波、超时设置。在 FPGA 里的模拟延迟和 PCB 走线延迟叠加后要留足够的死区时间否则你会看到高低温下握手偶发失败。4.3 工业级场景中的“低功耗”误区说回“LP”这个词在很多嵌入式工业设备里面LP 的含义从纯粹的电气低功耗慢慢被引申为“屏幕常亮但系统空闲”的状态。这在电池设备比如手持扫码器、便携医疗设备上非常常见。你可能会想既然屏幕只是停止刷新那就把 MIPI 数据通道挂起来保持 LP-111 状态让屏幕显示最后一帧画面这不就是最简单的低功耗吗理论上是这样但实际上没有那么容易做好。很多 LCD 驱动 IC 在长时间处于 LP 模式时会自动进入片内自刷新模式如果它检测不到 MIPI 信号的周期性活动内部的帧缓冲可能会计算出错误的行同步信号。结果是低功耗唤醒之后屏幕出现持续的横向色滚条纹。解决方法是在进入低功耗之前先把主控的 DSI 控制器切换到“command mode”同时周期性地发送一条刷新命令比如MIPI_DCS_WRITE_MEMORY_START让它有规律地“醒一下”。设置一个 20ms~100ms 的软定时器没想象中那么复杂但一定要做。5. 拓展思考C-PHY 逐渐流行LP-CD 的经验还适用吗5.1 C-PHY 没有传统意义上的 C/D 差分对热词里频繁出现mipi c-phy s参数说明很多人开始接触 C-PHY 了。C-PHY 与 D-PHY 最大的不同在于没有独立的时钟通道。它采用三线交织编码比如 A、B、C 三根线通过任意两根线之间的电压差来表示符号时钟信息内嵌在符号流本身。从这个角度看C-PHY 确实没有“CD”这个物理区分了。但你注意C-PHY 依然定义了类似 LP 的状态机制。在 C-PHY 的物理层中也存在 Line StateLS的概念比如待机时三条线全部拉到高电平传输前也会有类似“Handshake”的过程。所以如果你已经理解了 D-PHY 里“CD 在 LP 模式下如何工作”理解 C-PHY 只是在逻辑层面多了一层编码电气上依然是单端低电压驱动对“低速状态”的关注是相通的。5.2 S 参数在 MIPI 调试中的意义“S 参数”这个词其实同时适用于 D-PHY 和 C-PHY。我建议有条件的团队在出样之前把 MIPI 通道的插入损耗和回波损耗测一遍。一般来说MIPI D-PHY 的 HS 速率在 1.5Gbps 到 2.5Gbps 之间这已经属于高频微波范畴了。用网络分析仪扫一下 C/D 通道的 S 参数能提前发现连接器、过孔、参考平面断裂带来的不连续反射。LP 模式虽然是慢信号但 LP 的电平切换会产生宽频噪声如果通道本身有严重的谐振点这个谐振点可能恰好落在 LP 信号的关键频段造成握手逻辑的不稳定。实际做法就是在画完 PCB 后板厂回来先上 VNA跑一遍 100MHz 到 5GHz 的扫描。重点看差分 S 参数在 Nyquist 频率处的损耗还有SDD21是不是超过了 -3dB。同时也要测量单端的SDD11看反射是否过大。如果反射过大哪怕 HS 测试勉强通过LP 的上升沿也会带来难以解释的抖动。一个亲测有效的技巧是在 C/D 差分线靠近接收端一个较小空间约 3~5 mil的参考层开挖把连接器的 Stub 效应减下去。很多人不敢玩这个操作怕阻抗飞出规格但只要挖空面积不大实测阻抗变化通常在 ±5Ω 以内却能显著改善 LP 噪声和 HS 回损。小结回看这次对“MIPI LP CD”的深度折腾我的体会是MIPI 协议虽然名义上是个串行总线但真正值钱的地方全在物理层的那点细节里。LP 模式不是简单的省电开关它是整个链路能够高速稳定传输的前提CD 通道也不只是“时钟和数据”它们的极性、长度差、端接和挖空直接影响屏幕亮不亮、花不花。这篇内容虽然是从一个 ST7701S 花屏案例展开的但里面的排查思路和状态机验证方法同样适用于 RK3588 平台甚至用 FPGA 参考实现的场景。遇到 MIPI 相关的问题建议先抛开“疑神疑鬼查驱动”的惯性沉下心来把 C/D 通道的 LP 时序从头到尾测一遍很多隐形问题走到这一步都会原形毕露。
MIPI LP/CD通道时序详解：从ST7701S花屏到RK3588与FPGA调试
最近在调试一块国产安卓平板方案时遇到一个很典型又很难查的问题屏幕用的是 ST7701S 驱动 IC接口是 MIPI DSI现象是横向花屏——屏幕不是完全不能显示而是每隔几行就错位像被硬生生“扯”断了一样。起初以为是驱动 IC 的初始化序列没写对反复核对寄存器配置没用。后来把示波器接上去盯着 CClock和 DData通道的波形看了半天才定位到真正的原因LPLow Power模式的握手时序出了问题导致 HS 数据流被异常中断。这篇文章不打算讲教科书里的 MIPI 理论而是围绕“MIPI LP”和“CDClock/Data通道”这两个核心把我在这几年在 RK3588、FPGA 上调试 MIPI DSI/CSI 时踩过的坑、验证过的方法以及原理层面的理解梳理一遍。如果你正在处理 MIPI 花屏、驱动不起、或者用 FPGA 做 MIPI 接口设计这篇内容应该能帮你省下几天的时间。1. 先还原标题LP 是什么C/D 又是什么1.1 MIPI D-PHY 里藏着两套完全不同的物理协议很多人一提到 MIPI脑子里浮现的是一对高速差分线比如经典的 “CLKP/CLKN” 和 “D0P/D0N”。这个直觉没有错但它只描述了一半的故事。MIPI D-PHY 物理层实际上定义了两种截然不同的工作模式HSHigh-Speed模式差分信号幅度大约 200mV 左右电流驱动用于搬运大数据量比如一帧图像的所有像素点。这个模式下时钟和数据的速率都是真正的 Gbps 级别。LPLow-Power模式单端信号幅度约 1.2V电压驱动速率很慢最多几十 Mbps但它负责的事情非常关键——链路的初始化、握手、进入/退出 HS 的指令以及待机唤醒全部都是靠 LP 状态来传达的。换句话说MIPI 并不是一条“可以跑慢点的高速线”而是两套完全不同的电气标准共存在同一对物理引脚上。你把 LP 单独拎出来研究时会发现它跟 I2C、SPI 这类单端总线反而更像。1.2 定位到具体引脚C 是时钟通道D 是数据通道标题里的“CD”合在一起我理解为Clock/Data 通道对的简称。这是 MIPI DSI 系统里最基本的物理资源划分CClock Lane提供时钟信号DSI 接口是源同步的数据线必须跟随时钟线的边界才能正确采样。DData Lane传输实际的像素数据和命令。DSI 最少需要 1 根 Data Lane常见的是 4 根也就是 D0~D3。在 LP 模式下C/D 通道并不是完全静默的。它们各自维持在某个电平状态组合起来可以表达逻辑“0”和“1”。更关键的是D-PHY 定义了一组特殊的LP 状态序列比如 LP-11、LP-01、LP-00、LP-10这几种状态的组合构成了链路从“待机”进入“高速突发传输”的控制流程。用个生活化的类比HS 模式就像高速公路车流快但需要收费站放行LP 模式就是那个收费站。你不可能直接把车从停车场扔到高速公路上必须经过取卡、抬杆、降级、加速这个流程。MIPI 里的“抬杆动作”完全由 C/D 通道在 LP 状态下的电平跳变顺序决定。2. C/D 通道在 LP 模式下的硬件约束端接、挖空和极性不能想当然2.1 端接电阻和上下拉LP 状态下的电流路径很多硬件工程师在画 MIPI 原理图时习惯性地把端接电阻抄过来最常见的是在靠近接收端芯片的地方放一对 100Ω 差分阻抗匹配电阻。这本身没什么问题但有一类板子在 LP 模式下会翻车根源就是这对电阻导致 LP 单端电平达不到逻辑阈值。为什么因为 LP 模式是单端电压驱动发送端通过内部的上拉/下拉电阻网络强制总线到某种状态。如果在外部额外并联了弱下拉或者强上拉相当于给本来就靠内部开关驱动的总线额外增加了一个“负载”。负载过重电平上升沿变缓接收端可能根本识别不出完整的 LP-11 / LP-00 转换状态。一个常见做法是如果主控端的 PHY 芯片内部已经集成 ODTOn-Die Termination和偏置电阻外部就不要再去放额外的端接网络了如果用的是纯 FPGA 逻辑 外部 PHY则要严格按照 PHY 芯片手册的说明来决定是否放置外部端接。2.2 同层挖空治了 HS 却坑了 LP热词列表里有“mipi同层挖空”这是个很有意思的点。为了让 MIPI 差分线阻达到 100Ω很多 PCB 设计师会在走线层的下方挖空地层减少参考平面的电容效应让阻抗上升。这个操作对 HS 模式很有效因为 HS 信号对阻抗匹配极度敏感。但是挖空也会带来一个副作用阻抗变高意味着信号路径对寄生电容更敏感。LP 模式是慢速单端信号对阻抗虽然没那么挑剔但它害怕电容导致上升沿变慢。如果你的 C/D 通道挖空范围过大导致走线下方出现大面积的掏空区域走线之间、走线与邻近网络之间的寄生电容会明显增加。实测中这种电容会让 LP 的 1.2V 信号上升沿从十几纳秒拖到几十纳秒如果赶上接收端的阈值窗口比较窄就会频繁出现握手失败或者是偶发的花屏。我的建议是挖空要严格约束在差分对本身的下方并且保持在走线宽度的 2~3 倍范围内不要为了阻抗把整片地都切开。挖空区域的外边缘还要加一圈回流地孔让参考平面有个明确边界。2.3 Lane 极性一个被严重低估的配置项在设备树或者 FPGA 约束里几乎总会遇到 Lane Polarity通道极性的配置。很多工程师不改它觉得正反无所谓差分信号反转了数据自然就是反的接收端会纠正。这句话在 HS 模式下有一定道理但在 LP 模式下完全错误。LP 模式是单端电平它不存在“差分反转”的概念。如果你把 CLKP 接到了 CLKN 的位置上HS 模式下接收端可能还能通过内部交叉纠正正常接收但 LP 模式下接收器看到的电平逻辑就完全反了——原来该是 LP-11 的状态变成了 LP-00握手永远无法成功。遇到过不止一次换屏幕不花屏但点不亮查到最后就是 FPC 排线那里 C 差分对的 P/N 接反了软件里没做lane-polarities修正。3. 一次实际定位ST7701S 横向花屏的 LP-CD 时序之谜3.1 现象描述与初步排除回到文章开头那个案例。屏幕是 1080x1920 的 MIPI 屏驱动 IC 是 ST7701S。现象很明确系统能正常启动到 GUI背光正常。屏幕上有横向的、位置不固定的错位色带大概每隔几十行出现一次。用手机拍屏幕能明显看出整个画面在轻微抖动像刷新率不稳定。最初我怀疑是初始化序列里某个寄存器的边界值设置不对。ST7701S 的寄存器本身就比较复杂尤其是跟 VCOM、Display Timing 相关的写错一个字节就可能花屏。于是花了一个下午把所有时序寄存器全部按数据手册核对。没有发现异常信号源输出也正常。然后怀疑电压。MIPI IO 的 AVDD、DOVDD、VCI 逐一用万用表测了一遍波形上看没有明显纹波。DDR 和主控端的供电也用了示波器测没有掉压。最后才想到用逻辑分析仪去抓 MIPI 总线。分析仪没有那么高的采样率上 HS但抓 LP 状态转换很轻松。这一抓真相就露出来了。3.2 逻辑分析仪下的 LP 状态机异常把逻辑分析仪的三根通道分别接到 CLKP、D0P 和 D0N 上采样率设置成 100MHz捕获时长 2 秒。把抓到的二进制数据按照 D-PHY 的 LP 状态定义解码出来得到了一条时间线正常情况下每次 HS 突发之前链路应该按顺序经历LP-11 - LP-10 - LP-00 - HS-Zero - HS-Burst - HS-Trail - LP-11中间任何一个状态缺失或时序长度不足接收端就会判定链路进入错误状态直接丢弃后面的一段数据。但实际上抓到的是HS-Burst 传到一半D0P/D0N 突然变成了 LP-11然后马上又跳回 HS 继续传。这相当于传输被硬生生切成了两半接收端在中间那段看到的是非法状态于是整行像素就对不上了表现在屏幕上就是横向花屏。为什么会凭空插一段 LP-11 进去追踪到源头是 D-PHY 的 Deskew 校准没做好。3.3 Deskew 校准和走线延迟差值的计算MIPI D-PHY 规范里有一个机制叫 Deskew Calibration通道去偏斜校准。它发生在每次进入 HS 模式之前由发送端在链路上发一段特殊的校准脉冲接收端利用这段脉冲测量出 C/D 通道之间的时间偏差。如果偏差超过接收端允许的范围通常是各级别的高速率都有要求接收端会认为链路没有准备好主动丢弃数据或者强制把链路带回 LP 状态。我们用矢量网络分析仪测了 PCB 上 C 线、D0 线、D1 线各自的走线长度发现 D1 比 C 长了差不多 7 毫米。你可能觉得 7mm 不算什么但在 MIPI 高速模式下信号速度约为 6 mil/picosecond7mm 折合下来大约 118ps 的延迟差。ST7701S 在这种速率下要求 C/D 之间的偏差小于 100ps。就是这么点差距突破了规格边界才导致了偶发的花屏。处理方式是先在软件端把修复尝试做一遍调整 D-PHY 的 Deskew 自动校准开关尝试增加 PLL 的速率抖动窗口。软件调整在一定程度上缓解了问题但没有根治。最终还是要硬件层面解决。硬件修改方案很直接但也不轻松把 D1 线的走线重新绕一绕缩短差距。把 D1 线在 C 线附近绕了几圈蛇形线让两条路的延迟差降到 3 毫米以内同时加严了差分对的间距约束。改版回来之后同样的逻辑分析仪再抓中间的非法 LP-11 中断消失花屏也不再出现。3.4 关键经验LP 中断不等于“休眠”而是保护机制这次排查让我印象最深的一点是LP-11 状态本身是好的没有任何问题。问题是它出现在不该出现的 HS 传输中段。它其实是接收端在检测到链路质量不合格时主动执行保护动作的结果。所以以后再遇到类似花屏别第一时间去硬调 IC 寄存器先用逻辑分析仪看一遍 LP 状态机的完整时序确认是不是链路层的保护被触发了。如果是那根源大概率在 PCB 走线、FPC 排线、连接器接触或者 PHY 的电平配置而不是驱动软件。4. 从 RK3588 到 FPGALP 状态机的实现与注意事项4.1 RK3588 设备树里如何正确配置 MIPI DSIRK3588 在嵌入式 Linux 生态里用得越来越多适配 MIPI 屏也是基本操作。在设备树里除了常规的compatible、reg、clocks、pinctrl之外有几个跟 LP/CD 通道强相关的关键属性lane-polarities数据手册里明确要求如果 P/N 接反必须在这里修正。很多拿到现成方案的人在移植时直接沿用别人板子的配置结果换了 FPC 之后点不亮查了很久才发现是这里没改。lane-cnt/>dsi0 { status okay; rockchip,lane-rate 0; rockchip,deskew-cal; panel0 { compatible st7701s,panel; reg 0; enable-gpios gpio1 8 GPIO_ACTIVE_HIGH; reset-gpios gpio1 9 GPIO_ACTIVE_LOW; ports { #address-cells 1; #size-cells 0; port0 { reg 0; panel_in_dsi0: endpoint { remote-endpoint dsi0_out; >reg [1:0] lp_state; localparam LP_11 2b11; localparam LP_10 2b10; localparam LP_00 2b00; localparam LP_01 2b01; wire lp_tx_en (ctrl_mode HS_MODE) ? 1b0 : 1b1; wire [1:0] lp_tx_pair (ctrl_mode HS_MODE) ? {clk_state, data_state} : {clk_lp, data_lp}; always (posedge lane_clk or negedge rst_n) begin if(!rst_n) begin clk_lp 1b1; data_lp 1b1; lp_state LP_11; end else begin case (ctrl_mode) ENTER_HS: begin // sequence: LP-11 - LP-10 - LP-00 - HS-Zero clk_lp 1b0; data_lp 1b0; end EXIT_HS: begin // sequence: LP-00 - LP-10 - LP-11 clk_lp 1b1; data_lp 1b1; end default: begin clk_lp 1b1; data_lp 1b1; lp_state LP_11; end endcase end end这个代码只是一个方向性的说明真正的 D-PHY PHY 实现还需要关心差分的 P/N 输出电平时序、毛刺滤波、超时设置。在 FPGA 里的模拟延迟和 PCB 走线延迟叠加后要留足够的死区时间否则你会看到高低温下握手偶发失败。4.3 工业级场景中的“低功耗”误区说回“LP”这个词在很多嵌入式工业设备里面LP 的含义从纯粹的电气低功耗慢慢被引申为“屏幕常亮但系统空闲”的状态。这在电池设备比如手持扫码器、便携医疗设备上非常常见。你可能会想既然屏幕只是停止刷新那就把 MIPI 数据通道挂起来保持 LP-111 状态让屏幕显示最后一帧画面这不就是最简单的低功耗吗理论上是这样但实际上没有那么容易做好。很多 LCD 驱动 IC 在长时间处于 LP 模式时会自动进入片内自刷新模式如果它检测不到 MIPI 信号的周期性活动内部的帧缓冲可能会计算出错误的行同步信号。结果是低功耗唤醒之后屏幕出现持续的横向色滚条纹。解决方法是在进入低功耗之前先把主控的 DSI 控制器切换到“command mode”同时周期性地发送一条刷新命令比如MIPI_DCS_WRITE_MEMORY_START让它有规律地“醒一下”。设置一个 20ms~100ms 的软定时器没想象中那么复杂但一定要做。5. 拓展思考C-PHY 逐渐流行LP-CD 的经验还适用吗5.1 C-PHY 没有传统意义上的 C/D 差分对热词里频繁出现mipi c-phy s参数说明很多人开始接触 C-PHY 了。C-PHY 与 D-PHY 最大的不同在于没有独立的时钟通道。它采用三线交织编码比如 A、B、C 三根线通过任意两根线之间的电压差来表示符号时钟信息内嵌在符号流本身。从这个角度看C-PHY 确实没有“CD”这个物理区分了。但你注意C-PHY 依然定义了类似 LP 的状态机制。在 C-PHY 的物理层中也存在 Line StateLS的概念比如待机时三条线全部拉到高电平传输前也会有类似“Handshake”的过程。所以如果你已经理解了 D-PHY 里“CD 在 LP 模式下如何工作”理解 C-PHY 只是在逻辑层面多了一层编码电气上依然是单端低电压驱动对“低速状态”的关注是相通的。5.2 S 参数在 MIPI 调试中的意义“S 参数”这个词其实同时适用于 D-PHY 和 C-PHY。我建议有条件的团队在出样之前把 MIPI 通道的插入损耗和回波损耗测一遍。一般来说MIPI D-PHY 的 HS 速率在 1.5Gbps 到 2.5Gbps 之间这已经属于高频微波范畴了。用网络分析仪扫一下 C/D 通道的 S 参数能提前发现连接器、过孔、参考平面断裂带来的不连续反射。LP 模式虽然是慢信号但 LP 的电平切换会产生宽频噪声如果通道本身有严重的谐振点这个谐振点可能恰好落在 LP 信号的关键频段造成握手逻辑的不稳定。实际做法就是在画完 PCB 后板厂回来先上 VNA跑一遍 100MHz 到 5GHz 的扫描。重点看差分 S 参数在 Nyquist 频率处的损耗还有SDD21是不是超过了 -3dB。同时也要测量单端的SDD11看反射是否过大。如果反射过大哪怕 HS 测试勉强通过LP 的上升沿也会带来难以解释的抖动。一个亲测有效的技巧是在 C/D 差分线靠近接收端一个较小空间约 3~5 mil的参考层开挖把连接器的 Stub 效应减下去。很多人不敢玩这个操作怕阻抗飞出规格但只要挖空面积不大实测阻抗变化通常在 ±5Ω 以内却能显著改善 LP 噪声和 HS 回损。小结回看这次对“MIPI LP CD”的深度折腾我的体会是MIPI 协议虽然名义上是个串行总线但真正值钱的地方全在物理层的那点细节里。LP 模式不是简单的省电开关它是整个链路能够高速稳定传输的前提CD 通道也不只是“时钟和数据”它们的极性、长度差、端接和挖空直接影响屏幕亮不亮、花不花。这篇内容虽然是从一个 ST7701S 花屏案例展开的但里面的排查思路和状态机验证方法同样适用于 RK3588 平台甚至用 FPGA 参考实现的场景。遇到 MIPI 相关的问题建议先抛开“疑神疑鬼查驱动”的惯性沉下心来把 C/D 通道的 LP 时序从头到尾测一遍很多隐形问题走到这一步都会原形毕露。
