摘要UCIe正在从数据中心下沉到嵌入式领域。AMD宣布将在Versal RF系列自适应SoC中提供原生UCIe 1.1接口支持Cadence发布预验证Chiplet生态系统。本文从UCIe协议、Chiplet架构和工程挑战三个维度分析UCIe与Chiplet在嵌入式SoC中的落地路径。一、UCIe进入嵌入式SoCUCIeUniversal Chiplet Interconnect Express是Chiplet互联的标准接口。过去UCIe主要用于数据中心和HPC芯片。2026年UCIe正在向嵌入式SoC下沉。AMD在2026年8月宣布将在部分Versal自适应SoC中提供对UCIe 1.1接口的本地支持。Versal RF系列器件将提供生产级Chiplet支持最多4路UCIe-SP和2路UCIe-AP接口提供多太比特每秒的封装内带宽。Versal RF系列已集成RF数据转换器、DSP IP、AI引擎和可编程逻辑提供高达80 TOPS的异构DSP算力。UCIe连接将允许平台直接与AI加速器、CPU、GPU、通信处理器和安全引擎连接。AMD自适应计算事业部总裁Salil Raje表示“UCIe连接使客户可以在单个封装内组合不同的硅组件而不是为每个应用开发大型单片SoC。”二、Cadence的预验证Chiplet生态Chiplet生态的成熟依赖于预验证的IP库。2026年CES上Cadence发布了基于物理AI Chiplet平台的合作伙伴生态系统交付预验证的Chiplet解决方案。初始IP合作伙伴包括Arm、Arteris、eMemory、M31 Technology、Silicon Creations和Trilinear Technologies。该生态系统面向物理AI、数据中心和HPC应用通过spec-to-packaged的交付模式降低工程复杂度并加速上市时间。Cadence正在与三星代工厂合作基于SF5A工艺构建物理AI Chiplet平台的硅原型演示。Cadence将使用Arm的Zena计算子系统和其他关键IP用于物理AI Chiplet平台和Chiplet框架。这些解决方案将满足汽车、机器人和无人机的边缘AI处理需求同时提供面向数据中心、云和HPC的标准化I/O和存储Chiplet。三、Chiplet对嵌入式设计的根本改变Chiplet对嵌入式系统的影响远不止“把大芯片拆成小芯片”这么简单。第一异构集成的自由度大幅提升。传统SoC在流片时就固定了CPU、GPU、NPU和I/O的配比。Chiplet允许设计者从预验证的IP库中选择不同的Chiplet组合针对具体场景优化算力配比。第二良率和成本的重新计算。大芯片的良率随面积增大而指数下降。Chiplet将大芯片拆分为多个小芯片每个小芯片的良率更高整体成本可能更低。对于嵌入式系统而言这意味着可以用更成熟的工艺节点实现原本需要先进制程才能达到的算力。第三产品迭代速度的跃升。Chiplet允许在保持封装和引脚兼容的前提下仅升级计算Chiplet或I/O Chiplet。嵌入式产品的生命周期通常长达5到10年Chiplet架构使中期性能升级成为可能。四、工程挑战Die-to-Die通信、热管理与验证Chiplet在嵌入式系统落地面临多重工程挑战。Die-to-Die接口的功耗和延迟。UCIe 1.1提供了标准的Die-to-Die接口但跨芯片通信的功耗和延迟仍然远高于片内总线。嵌入式系统的实时性要求对跨芯片通信的延迟极为敏感。设计者需要仔细划分哪些功能放在同一个Chiplet内哪些可以跨芯片。热管理。多个Chiplet集成在同一封装内热密度显著增加。嵌入式系统通常没有主动散热热管理成为设计约束。测试和验证的复杂性。单个Chiplet的验证相对简单但多个Chiplet集成后的系统级验证复杂度呈指数增长。Cadence的Xcelium逻辑仿真器和Palladium Z3企业仿真平台提供了Chiplet架构的仿真验证能力。供应链和生态。Chiplet生态的成熟依赖于多个供应商的协同。Cadence的合作伙伴生态系统是一个积极的信号但嵌入式Chiplet的生态规模仍远小于数据中心。五、对嵌入式工程师的影响第一理解UCIe协议栈。UCIe 1.1是当前Chiplet互连的主流标准。理解其物理层、协议层和软件层的设计是参与Chiplet项目的基础。第二重新思考功能划分。Chiplet架构下功能划分不再只是软件模块的划分而是跨芯片的物理划分。实时性关键的任务应该尽量放在同一个Chiplet内跨芯片通信需要仔细评估延迟和功耗。第三关注封装级的热和功耗设计。Chiplet的热密度和功耗分布与单片SoC有本质区别。嵌入式工程师需要与封装和热设计团队紧密协作。第四掌握多Chiplet系统的调试方法。多Chiplet系统的调试需要跨芯片的跟踪和分析能力。理解Die-to-Die接口的调试方法和系统级验证流程是Chiplet开发的核心技能。六、总结UCIe与Chiplet正在从数据中心下沉到嵌入式SoC。AMD的UCIe 1.1支持和Cadence的预验证Chiplet生态共同推动了嵌入式Chiplet的落地。对于嵌入式工程师而言Chiplet不仅是一种芯片架构更是一种系统设计方法。理解Die-to-Die通信、封装级热管理和Chiplet生态正在成为嵌入式系统架构设计的新维度。
UCIe与Chiplet在嵌入式SoC的落地：从数据中心到边缘
摘要UCIe正在从数据中心下沉到嵌入式领域。AMD宣布将在Versal RF系列自适应SoC中提供原生UCIe 1.1接口支持Cadence发布预验证Chiplet生态系统。本文从UCIe协议、Chiplet架构和工程挑战三个维度分析UCIe与Chiplet在嵌入式SoC中的落地路径。一、UCIe进入嵌入式SoCUCIeUniversal Chiplet Interconnect Express是Chiplet互联的标准接口。过去UCIe主要用于数据中心和HPC芯片。2026年UCIe正在向嵌入式SoC下沉。AMD在2026年8月宣布将在部分Versal自适应SoC中提供对UCIe 1.1接口的本地支持。Versal RF系列器件将提供生产级Chiplet支持最多4路UCIe-SP和2路UCIe-AP接口提供多太比特每秒的封装内带宽。Versal RF系列已集成RF数据转换器、DSP IP、AI引擎和可编程逻辑提供高达80 TOPS的异构DSP算力。UCIe连接将允许平台直接与AI加速器、CPU、GPU、通信处理器和安全引擎连接。AMD自适应计算事业部总裁Salil Raje表示“UCIe连接使客户可以在单个封装内组合不同的硅组件而不是为每个应用开发大型单片SoC。”二、Cadence的预验证Chiplet生态Chiplet生态的成熟依赖于预验证的IP库。2026年CES上Cadence发布了基于物理AI Chiplet平台的合作伙伴生态系统交付预验证的Chiplet解决方案。初始IP合作伙伴包括Arm、Arteris、eMemory、M31 Technology、Silicon Creations和Trilinear Technologies。该生态系统面向物理AI、数据中心和HPC应用通过spec-to-packaged的交付模式降低工程复杂度并加速上市时间。Cadence正在与三星代工厂合作基于SF5A工艺构建物理AI Chiplet平台的硅原型演示。Cadence将使用Arm的Zena计算子系统和其他关键IP用于物理AI Chiplet平台和Chiplet框架。这些解决方案将满足汽车、机器人和无人机的边缘AI处理需求同时提供面向数据中心、云和HPC的标准化I/O和存储Chiplet。三、Chiplet对嵌入式设计的根本改变Chiplet对嵌入式系统的影响远不止“把大芯片拆成小芯片”这么简单。第一异构集成的自由度大幅提升。传统SoC在流片时就固定了CPU、GPU、NPU和I/O的配比。Chiplet允许设计者从预验证的IP库中选择不同的Chiplet组合针对具体场景优化算力配比。第二良率和成本的重新计算。大芯片的良率随面积增大而指数下降。Chiplet将大芯片拆分为多个小芯片每个小芯片的良率更高整体成本可能更低。对于嵌入式系统而言这意味着可以用更成熟的工艺节点实现原本需要先进制程才能达到的算力。第三产品迭代速度的跃升。Chiplet允许在保持封装和引脚兼容的前提下仅升级计算Chiplet或I/O Chiplet。嵌入式产品的生命周期通常长达5到10年Chiplet架构使中期性能升级成为可能。四、工程挑战Die-to-Die通信、热管理与验证Chiplet在嵌入式系统落地面临多重工程挑战。Die-to-Die接口的功耗和延迟。UCIe 1.1提供了标准的Die-to-Die接口但跨芯片通信的功耗和延迟仍然远高于片内总线。嵌入式系统的实时性要求对跨芯片通信的延迟极为敏感。设计者需要仔细划分哪些功能放在同一个Chiplet内哪些可以跨芯片。热管理。多个Chiplet集成在同一封装内热密度显著增加。嵌入式系统通常没有主动散热热管理成为设计约束。测试和验证的复杂性。单个Chiplet的验证相对简单但多个Chiplet集成后的系统级验证复杂度呈指数增长。Cadence的Xcelium逻辑仿真器和Palladium Z3企业仿真平台提供了Chiplet架构的仿真验证能力。供应链和生态。Chiplet生态的成熟依赖于多个供应商的协同。Cadence的合作伙伴生态系统是一个积极的信号但嵌入式Chiplet的生态规模仍远小于数据中心。五、对嵌入式工程师的影响第一理解UCIe协议栈。UCIe 1.1是当前Chiplet互连的主流标准。理解其物理层、协议层和软件层的设计是参与Chiplet项目的基础。第二重新思考功能划分。Chiplet架构下功能划分不再只是软件模块的划分而是跨芯片的物理划分。实时性关键的任务应该尽量放在同一个Chiplet内跨芯片通信需要仔细评估延迟和功耗。第三关注封装级的热和功耗设计。Chiplet的热密度和功耗分布与单片SoC有本质区别。嵌入式工程师需要与封装和热设计团队紧密协作。第四掌握多Chiplet系统的调试方法。多Chiplet系统的调试需要跨芯片的跟踪和分析能力。理解Die-to-Die接口的调试方法和系统级验证流程是Chiplet开发的核心技能。六、总结UCIe与Chiplet正在从数据中心下沉到嵌入式SoC。AMD的UCIe 1.1支持和Cadence的预验证Chiplet生态共同推动了嵌入式Chiplet的落地。对于嵌入式工程师而言Chiplet不仅是一种芯片架构更是一种系统设计方法。理解Die-to-Die通信、封装级热管理和Chiplet生态正在成为嵌入式系统架构设计的新维度。
