做硬件设计最怕的不是逻辑不通而是逻辑全通但产品一到现场就“抽风”。早些年我做一块多电源域的控制板常温功能测试全过一放进高低温箱就间歇性复位最后用差分探头抓底层电源才发现DC-DC的开关纹波在某个频段被平面谐振放大了很多倍。从那以后我对电源完整性PI仿真设计彻底服气了。这篇东西不是教科书而是把电源完整性的仿真设计原理和实操路径串一遍从PDN阻抗、去耦电容到仿真工具选型都讲清楚最后再拆一个二阶低通有源滤波器设计与仿真测试的配套实验用来处理那些被电源噪声污染的敏感信号。适合正在做高速板、射频模块或者精密模拟电路的工程师也适合准备用仿真提升一次成功率的硬件团队。整个过程没有太玄的内容但每一步都是能落到项目里的。1. 先搞清楚电源完整性是在解决什么问题1.1 从一次典型故障说起为何好板子也会“抽风”那年的故障现象说起来很经典数字电路逻辑仿真没有问题PCB按规范布局电源也按数据手册接了去耦电容。可只要负载电流发生快速跳变板子就会偶发复位严重时还会出现通信误码。示波器直接夹在芯片电源引脚上看静态纹波并不大大概几十毫伏但在CPU从休眠切到满负荷的那个瞬间电源引脚上会掉出接近300mV的电压洼地持续时间又短得让示波器触发都很困难。这种问题单纯靠“加几个电容”往往很难根治因为问题根源在电源分配网络PDN的高频阻抗上。芯片瞬间需要大电流时如果PDN在这个频点上的阻抗过高就会产生明显的电压跌落如果回路电感大还会引发高频振铃。电源完整性仿真的价值就在这里不用等板子回来直接在设计阶段把PDN建模算出阻抗曲线看哪个频点超标再反过来调整叠层、平面、过孔和去耦电容布局。1.2 PDN的核心指标阻抗、纹波、噪声、瞬态响应做电源完整性仿真天天打交道的其实就是四个指标直流压降、PDN阻抗、纹波噪声和瞬态响应。直流压降通常叫IR Drop是电流流过走线、平面和过孔时产生的静态电压损失PDN阻抗则描述从芯片端看进去的频域阻抗特性它直接决定了瞬态电流变化会引起多大的电压波动。纹波和噪声更贴近“看得见”的问题。开关电源的纹波主要集中在其开关频率及其倍频上平面谐振则会在更高频段引入尖峰。瞬态响应指标关心的是电流突变瞬间的电压过冲和跌落深度。仿真的目标不是把某个值压到零而是让PDN在目标频段内都满足目标阻抗要求同时把直流压降控制在芯片允许范围内。1.3 三种电源噪声到底是谁在捣乱实际处理PI问题时我习惯先把噪声分三类看待。第一类是器件的开关噪声来自数字芯片同时翻转时产生的瞬态抽流第二类是电源模块本身的纹波和振铃与DC-DC的环路、PCB寄生参数都有关第三类是平面谐振和串扰属于布局布线层面的问题频段通常很高但一旦发生就会让去耦电容“失效”。明白谁在捣乱之后仿真策略才有针对性。低频段主要靠VRM和体电容稳压中频段靠去耦电容阵列压阻抗高频段则靠极小的封装电容和完整参考平面来兜底。很多新手一上来就把大量时间花在跑仿真设置上却说不清自己要压的是哪个频段的哪个指标这就是本末倒置了。2. 电源完整性仿真用什么工具更顺手2.1 IR Drop和PDN阻抗仿真到底区别在哪电源完整性仿真设计通常分两个方向。一个是直流IR Drop仿真主要看电源从入口到芯片引脚之间的直流压降重点检查铜皮宽度、过孔数量、连接器位置是否够用。另一个是交流PDN阻抗仿真扫频看从芯片电源引脚看向源端的阻抗曲线这是评估去耦电容是否足够、布局是否合理的核心手段。这两个仿真需要的模型精度完全不同。IR Drop只要相对准确的铜箔电导率和过孔电阻就行对电容模型不太敏感PDN阻抗仿真则非常依赖电容的寄生参数模型尤其是谐振频率和等效串联电感。如果电容模型不准仿真出来的陷波频率会跟实际差出几倍后面的优化方向全跑偏。2.2 常见仿真工具对比别只看宣传参数市面上的PI仿真工具不少大体分两类。一类是商用EDA套装SIwave、HyperLynx PI、Cadence Sigrity都是成熟选择另一类是开源或低成本的替代方案比如用OpenEMS做电磁仿真用LTSpice做行为级PDN拟合适合学习和小型团队。我给的选型建议很简单如果项目和主流EDA流程耦合深优先选和画板工具同生态的SIwave或Sigrity模型交换最顺畅。如果只是验证思路或者做预研完全可以用LTSpice先搭一个简化PDN模型把电容阵列、平面和负载模型用集总参数搭出来虽然精度差一些但胜在敏捷和便宜。功能项 | SIwave | HyperLynx PI | Sigrity | 开源/免费 IR Drop仿真 | 强 | 强 | 强 | 一般需要自建 PDN阻抗扫描 | 强 | 中 | 强 | LTSpice可近似 参数化扫描 | 有 | 有 | 强 | 手动为主 模型库丰富度 | 高 | 高 | 高 | 低 上手难度 | 中高 | 中等 | 高 | 因人而异2.3 模型库准备仿真精度的大半条命很多时候仿真结果和实测对不上问题不出在工具而出在模型库。电容模型尤其重要我习惯直接去村田、AVX等官网下载对应料号的S参数模型或SPICE模型尽量不用理想电容值代替。理想电容忽略了ESR和ESL算出来的去耦效果会很乐观实际板子不会有那么好的表现。VRM模型也要单独准备。低频段可以把VRM近似成一个电阻加一个电感的输出阻抗但高频段并不适用。芯片功耗模型同样关键有IC模型最好没有的话就用一个动态电流源加上端口电容来近似。记住一个原则仿真模型不需要100%精确但要在你关心的频段内可靠。把模型按频段区分比强行追求一个万能模型更实用。3. 手把手PDN阻抗仿真的实操步骤3.1 叠层、过孔、平面仿真前先做三查我在实际推进PI仿真时第一步不是急着建模型而是先做设计审查。查叠层间距、查过孔分布、查平面分割这三项不弄清楚仿真结果基本没有参考意义。叠层间距决定了电源平面和地平面之间的等效电容。平面间距越近等效电容越大高频去耦能力越好。但若板厂偷换了介质厚度仿真就会过于乐观。过孔要重点查电源过孔和地过孔的配对方式旁边有没有伴随地孔。平面分割则要检查有没有窄长的缝隙横跨高速区域如果电源平面被割裂回流路径就会绕过缝隙电感显著增大。这一步做完我会把审查结果整理成一张清单里面包含每层介质厚度、铜厚、平面间距以及电源/地过孔的数量和位置。这些参数在后续仿真里都要逐一输入绝不能省略。3.2 去耦电容怎么选、怎么摆才有效去耦电容选型和布局是PDN仿真里最见功夫的部分。很多人以为多加几个10nF和100nF就能包打天下其实不对。不同容值的电容对应不同的自谐振频点需要组合使用才能在较宽频段内共同压平阻抗。容值组合只是第一步电容到芯片引脚的回路电感往往更重要。同样的封装摆放位置离芯片电源脚越远过孔和走线引入的寄生电感就越大有效去耦频段越低。我一般先算电容的等效串联电感再评估摆放半径。摆放半径其实就是“电容到芯片引脚之间的总回路电感不能超过目标值”超过之后这个频率以上的去耦效果就大打折扣。在仿真软件里我会把关键芯片附近的电容阵列单独做参数化扫描观察电容位置、数量、封装变化时PDN阻抗曲线的变化。有个经验中频段反谐振峰很明显时不要急着加同类电容往往换一种ESR略高的电容效果更好能有效阻尼谐振。3.3 目标阻抗怎么算公式和工程取值目标阻抗是PDN仿真的评判基准它的经典计算公式很简单目标阻抗 ≈ 电源电压 × 允许纹波百分比 ÷ 瞬态电流变化量举个例子1.0V的核电压允许3%的纹波就是30mV瞬态电流变化如果按2A估算目标阻抗就是30mV/2A15mΩ。这个15mΩ意味着在关心的频段内PDN的阻抗应尽量低于这个值。工程上还要考虑一个细节瞬态电流变化量不是照最大电流算而是按负载阶跃的跳变幅度算。如果芯片从1A跳到3A变化量是2A不是3A。把这个算错目标阻抗会自动偏低或偏高。另一个常见问题是把所有频段的阻抗都定为同一个目标实际上低频受VRM控制高频受封装和平面限制可以分段设定。对PCB设计最紧要的通常是上百kHz到几百MHz这个频段太低太高反而不太受去耦电容影响。3.4 时域瞬态仿真负载突变时电压跌落多少频域阻抗仿真只能告诉我们PDN在某个频点“容不容易发生电压波动”真正能直观看到跌落多少的还是时域瞬态仿真。方法也不复杂把芯片模型替换成一个阶梯性负载电流源设置dI/dt和电流幅度然后观察芯片电源引脚上的电压波形。很多人第一次跑瞬态仿真都会发现波形上的最低电压要比频域估算的更差。原因在于频域分析是稳态假设而瞬态过程包含相位效应和初始响应两者不能完全互换。瞬态仿真还能看出振铃频率这个振铃频率通常对应PDN阻抗曲线里的某个反谐振峰两者对照起来排查特别有效。如果电压跌落超过目标优先调整电源模块的环路响应和体电容容量因为瞬态初期的电压塌陷主要靠电容放电来补偿反馈环路跟不上那么快。等电压恢复部分主要是环路和VRM在起作用叠在后面的高频振铃才是由高频去耦阵和平面寄生参数决定。4. 配套实验二阶低通有源滤波器设计与仿真测试4.1 为什么在电源完整性场景里要做这个实验有源滤波器表面看起来和PDN阻抗仿真不是一回事但在实际产品里它们经常出现在同一条链路中。最典型的情况是敏感的模拟前端或PLL参考电压电源平面里哪怕只有几毫伏的开关噪声经过信号调理后都可能变成明显的输出扰动。这种情况下除了在电源路径上做PI优化还需要在信号链路上加一个滤波器把电源噪声的残余影响进一步压下去。选用二阶低通有源滤波器一是因为它比简单RC滤波多了增益调节能力二是因为二阶在截止频率后的滚降速度达到40dB/十倍频程比一阶RC多了一倍的抑制能力。对20kHz以上的开关纹波二阶滤波器通常能给出很干净的输出。所以这个配套实验不是可有可无它本身就是“电源噪声治理链路”中的一环。4.2 电路结构与元件计算从Sallen-Key拓扑说起这个实验我用的是Sallen-Key结构也就是压控电压源型二阶低通滤波器。它的电路不算复杂输入端接R1R1后面接R2R2的末端接到运放的同相输入端C1跨接在R1和R2的连接点到地之间C2跨接在运放同相输入端到运放输出端之间形成反馈。运放本身接成同相放大器增益由反馈电阻和接地电阻的比值决定。为了让截止频率方便计算我采用等值电阻和等值电容的经典设计R1R210kΩC1C21.59nF。此时截止频率fc满足fc 1 / (2πRC)代入R10kΩ、C1.59nF算出来大约10kHz。这个电路在等值RC条件下Q值只取决于运放增益表达式是Q 1 / (3 - K)如果要得到巴特沃斯响应的最大平坦度Q需要等于0.707反推得到K≈1.586。具体实现时取反相端接地电阻R3100kΩ反馈电阻R458.6kΩ。虽然58.6kΩ不是标准阻值但实际可以用56kΩ串联2.7kΩ凑出来精度已经足够。4.3 仿真测试步骤与结果判读这个电路在LTSpice里搭建非常快用理想运放模型做AC扫频和瞬态验证完全能说明问题。AC仿真时设置输入为幅度1V的小信号扫描范围从10Hz到100kHz观察输出端的幅频曲线。下面是一个可以直接跑的LTSpice网表示例* Sallen-Key low-pass filter with ideal op-amp model V1 IN 0 AC 1 R1 IN A 10k R2 A B 10k C1 A 0 1.59n C2 B OUT 1.59n E1 OUT 0 B 0 1.586 .ac dec 100 10 100k .plot ac v(out)跑完之后重点看三处。第一是通带增益应该大约为4dB也就是1.586倍第二是-3dB点应该在10kHz附近第三是高频段滚降二阶滤波器的斜率约40dB/十倍频程如果斜率只有20dB说明电路接错了变成了两个一阶RC级联。再看瞬态仿真时给输入一个1kHz方波观察输出波形是否有过冲。Q值0.707时过冲很小响应平滑如果Q值过高比如K接近3输出就会明显振铃。4.4 实测调试带宽、Q值和稳定性的坑设计做完之后真要搭电路调试有几个坑是必然要踩的。第一个坑是运放本身的增益带宽积不够。设计截止频率10kHz时普通运放足够但如果把R和C改小把截止频率推到几百kHz就必须检查运放在这个频率下的开环增益余量否则实际响应会和仿真差很多。第二个坑是反馈电阻的精度。K值决定Q值R4只要偏一点Q值就会跟着跑。特别是在要求巴特沃斯响应的场景K1.586是一个比较难配的数值电阻精度至少要1%最好用万用表挑一下。第三个坑是运放电源的退耦。如果运放供电引脚上的噪声没过好滤波器本身就会把电源噪声直接耦合到输出让前面的PI工作全部白费。5. 常见问题与排查技巧实录5.1 目标阻抗到底取多少才合理很多工程师做PDN仿真时第一个纠结就是目标阻抗。按公式算出来的数值往往只有几毫欧觉得无论如何都压不到那么低于是开始怀疑公式的适用范围。我的建议是分两步走第一步先按公式算出理论值第二步根据器件手册和实际预算调整。如果芯片手册没有明确指出瞬态电流变化量可以通过测量或者参考同系列芯片的功耗模型来估算。对普通数字IC允许纹波一般取电源电压的3%到5%。对DDR内存或高速SerDes要求更严格往往要控制在2%以内。目标阻抗不是越低越好因为压得过低意味着大量电容成本和版图面积合理的方式是结合预算在关键频段内达标即可。5.2 电容加了不少反谐振峰反而更刺眼这是PI仿真里最常见的现象。PDN阻抗曲线上出现一个尖锐的高阻抗峰通常是因为不同容值的去耦电容在某个频段产生了并联谐振。单纯增加数量只会让峰值更突出因为你把等价于一个低阻抗源的电容器阵列和另一个具有较大寄生电感的部分形成了更强的谐振回路。解决思路有两个方向。一个是用更高ESR的电容来增加阻尼比如在MLCC旁边放一个损耗较大的钽电容或铝聚合物电容能有效压低反谐振峰。另一个是改变电容容值的间隔不要让相邻容值之间相差过大。经验做法是容值按10倍甚至更小幅度递增比如100nF、220nF、470nF、1uF这样谐振点会被摊开曲线更平滑。5.3 仿真和实测对不上先查这三点做了这么久PI仿真遇到仿真结果和实测对不上的次数太多了。碰到这种情况我先查三点模型对不对、边界条件对不对、测量方式对不对。模型方面最常出问题的是电容S参数模型与实际料号不一致或者叠层介质厚度设置错误。边界条件方面最常见的错误是仿真时忘了加芯片封装和插座带来的寄生电感这个电感在几百兆赫兹以上特别致命。测量方式方面很多人用普通无源探头去测电源纹波探头地线一长测出来的噪声会莫名其妙大很多。要改用差分探头或使用探头自带的短地弹簧才能和仿真相匹配。如果这三点都查过还是对不上再考虑是不是VRM模型缺少低频输出阻抗特性。6. 实操心得与扩展建议6.1 我自己的仿真检查清单项目做得多了自然会攒出一份自查清单。我现在的固定流程是先确认目标阻抗和频段范围再审查叠层和平面分割接着核对电容模型库然后跑一遍频域PDN阻抗仿真观察超标频点再针对超标频点调整去耦方案最后用瞬态仿真验证实际电压跌落。整个流程看起来繁琐但每个环节都能挡住一类真实的板级问题。另外还有个小习惯无论仿真工具自带的报告多漂亮我都会把关键频点的阻抗曲线导出成图片放进设计评审文档里并标注当时的调整条件。这样后续改版时能快速定位“上一次为什么改这里”避免同样的问题在下一代产品里复发。6.2 还能往哪些方向扩展本文讲到的二阶低通有源滤波器只是一个开头更大的发挥空间在于把电源完整性和信号完整性联合起来做分析。A/D前端、PLL供电、MEMS传感器调理很多时候要把电源噪声量化到具体指标再把这些指标反向分配到PDN、滤波器和布局上。再往后还可以做电源树时域联合仿真把VRM、PDN、芯片模型和信号链路放在同一个环境里验证虽然计算量不小但能提前发现很多跨模块才能看见的问题。我建议新手不要一开始就去追复杂的三维电磁场仿真先用LTSpice这类轻量工具把原理层面的问题摸透再回到专业PI工具里考模型精度这样效率更高也不容易在一堆参数里迷失方向。电源完整性不是一个孤立环节它是硬件设计里最需要全局观的部分越早建立仿真意识后期改板子的次数就越少。
电源完整性仿真设计：从PDN阻抗到去耦电容的工程实战
做硬件设计最怕的不是逻辑不通而是逻辑全通但产品一到现场就“抽风”。早些年我做一块多电源域的控制板常温功能测试全过一放进高低温箱就间歇性复位最后用差分探头抓底层电源才发现DC-DC的开关纹波在某个频段被平面谐振放大了很多倍。从那以后我对电源完整性PI仿真设计彻底服气了。这篇东西不是教科书而是把电源完整性的仿真设计原理和实操路径串一遍从PDN阻抗、去耦电容到仿真工具选型都讲清楚最后再拆一个二阶低通有源滤波器设计与仿真测试的配套实验用来处理那些被电源噪声污染的敏感信号。适合正在做高速板、射频模块或者精密模拟电路的工程师也适合准备用仿真提升一次成功率的硬件团队。整个过程没有太玄的内容但每一步都是能落到项目里的。1. 先搞清楚电源完整性是在解决什么问题1.1 从一次典型故障说起为何好板子也会“抽风”那年的故障现象说起来很经典数字电路逻辑仿真没有问题PCB按规范布局电源也按数据手册接了去耦电容。可只要负载电流发生快速跳变板子就会偶发复位严重时还会出现通信误码。示波器直接夹在芯片电源引脚上看静态纹波并不大大概几十毫伏但在CPU从休眠切到满负荷的那个瞬间电源引脚上会掉出接近300mV的电压洼地持续时间又短得让示波器触发都很困难。这种问题单纯靠“加几个电容”往往很难根治因为问题根源在电源分配网络PDN的高频阻抗上。芯片瞬间需要大电流时如果PDN在这个频点上的阻抗过高就会产生明显的电压跌落如果回路电感大还会引发高频振铃。电源完整性仿真的价值就在这里不用等板子回来直接在设计阶段把PDN建模算出阻抗曲线看哪个频点超标再反过来调整叠层、平面、过孔和去耦电容布局。1.2 PDN的核心指标阻抗、纹波、噪声、瞬态响应做电源完整性仿真天天打交道的其实就是四个指标直流压降、PDN阻抗、纹波噪声和瞬态响应。直流压降通常叫IR Drop是电流流过走线、平面和过孔时产生的静态电压损失PDN阻抗则描述从芯片端看进去的频域阻抗特性它直接决定了瞬态电流变化会引起多大的电压波动。纹波和噪声更贴近“看得见”的问题。开关电源的纹波主要集中在其开关频率及其倍频上平面谐振则会在更高频段引入尖峰。瞬态响应指标关心的是电流突变瞬间的电压过冲和跌落深度。仿真的目标不是把某个值压到零而是让PDN在目标频段内都满足目标阻抗要求同时把直流压降控制在芯片允许范围内。1.3 三种电源噪声到底是谁在捣乱实际处理PI问题时我习惯先把噪声分三类看待。第一类是器件的开关噪声来自数字芯片同时翻转时产生的瞬态抽流第二类是电源模块本身的纹波和振铃与DC-DC的环路、PCB寄生参数都有关第三类是平面谐振和串扰属于布局布线层面的问题频段通常很高但一旦发生就会让去耦电容“失效”。明白谁在捣乱之后仿真策略才有针对性。低频段主要靠VRM和体电容稳压中频段靠去耦电容阵列压阻抗高频段则靠极小的封装电容和完整参考平面来兜底。很多新手一上来就把大量时间花在跑仿真设置上却说不清自己要压的是哪个频段的哪个指标这就是本末倒置了。2. 电源完整性仿真用什么工具更顺手2.1 IR Drop和PDN阻抗仿真到底区别在哪电源完整性仿真设计通常分两个方向。一个是直流IR Drop仿真主要看电源从入口到芯片引脚之间的直流压降重点检查铜皮宽度、过孔数量、连接器位置是否够用。另一个是交流PDN阻抗仿真扫频看从芯片电源引脚看向源端的阻抗曲线这是评估去耦电容是否足够、布局是否合理的核心手段。这两个仿真需要的模型精度完全不同。IR Drop只要相对准确的铜箔电导率和过孔电阻就行对电容模型不太敏感PDN阻抗仿真则非常依赖电容的寄生参数模型尤其是谐振频率和等效串联电感。如果电容模型不准仿真出来的陷波频率会跟实际差出几倍后面的优化方向全跑偏。2.2 常见仿真工具对比别只看宣传参数市面上的PI仿真工具不少大体分两类。一类是商用EDA套装SIwave、HyperLynx PI、Cadence Sigrity都是成熟选择另一类是开源或低成本的替代方案比如用OpenEMS做电磁仿真用LTSpice做行为级PDN拟合适合学习和小型团队。我给的选型建议很简单如果项目和主流EDA流程耦合深优先选和画板工具同生态的SIwave或Sigrity模型交换最顺畅。如果只是验证思路或者做预研完全可以用LTSpice先搭一个简化PDN模型把电容阵列、平面和负载模型用集总参数搭出来虽然精度差一些但胜在敏捷和便宜。功能项 | SIwave | HyperLynx PI | Sigrity | 开源/免费 IR Drop仿真 | 强 | 强 | 强 | 一般需要自建 PDN阻抗扫描 | 强 | 中 | 强 | LTSpice可近似 参数化扫描 | 有 | 有 | 强 | 手动为主 模型库丰富度 | 高 | 高 | 高 | 低 上手难度 | 中高 | 中等 | 高 | 因人而异2.3 模型库准备仿真精度的大半条命很多时候仿真结果和实测对不上问题不出在工具而出在模型库。电容模型尤其重要我习惯直接去村田、AVX等官网下载对应料号的S参数模型或SPICE模型尽量不用理想电容值代替。理想电容忽略了ESR和ESL算出来的去耦效果会很乐观实际板子不会有那么好的表现。VRM模型也要单独准备。低频段可以把VRM近似成一个电阻加一个电感的输出阻抗但高频段并不适用。芯片功耗模型同样关键有IC模型最好没有的话就用一个动态电流源加上端口电容来近似。记住一个原则仿真模型不需要100%精确但要在你关心的频段内可靠。把模型按频段区分比强行追求一个万能模型更实用。3. 手把手PDN阻抗仿真的实操步骤3.1 叠层、过孔、平面仿真前先做三查我在实际推进PI仿真时第一步不是急着建模型而是先做设计审查。查叠层间距、查过孔分布、查平面分割这三项不弄清楚仿真结果基本没有参考意义。叠层间距决定了电源平面和地平面之间的等效电容。平面间距越近等效电容越大高频去耦能力越好。但若板厂偷换了介质厚度仿真就会过于乐观。过孔要重点查电源过孔和地过孔的配对方式旁边有没有伴随地孔。平面分割则要检查有没有窄长的缝隙横跨高速区域如果电源平面被割裂回流路径就会绕过缝隙电感显著增大。这一步做完我会把审查结果整理成一张清单里面包含每层介质厚度、铜厚、平面间距以及电源/地过孔的数量和位置。这些参数在后续仿真里都要逐一输入绝不能省略。3.2 去耦电容怎么选、怎么摆才有效去耦电容选型和布局是PDN仿真里最见功夫的部分。很多人以为多加几个10nF和100nF就能包打天下其实不对。不同容值的电容对应不同的自谐振频点需要组合使用才能在较宽频段内共同压平阻抗。容值组合只是第一步电容到芯片引脚的回路电感往往更重要。同样的封装摆放位置离芯片电源脚越远过孔和走线引入的寄生电感就越大有效去耦频段越低。我一般先算电容的等效串联电感再评估摆放半径。摆放半径其实就是“电容到芯片引脚之间的总回路电感不能超过目标值”超过之后这个频率以上的去耦效果就大打折扣。在仿真软件里我会把关键芯片附近的电容阵列单独做参数化扫描观察电容位置、数量、封装变化时PDN阻抗曲线的变化。有个经验中频段反谐振峰很明显时不要急着加同类电容往往换一种ESR略高的电容效果更好能有效阻尼谐振。3.3 目标阻抗怎么算公式和工程取值目标阻抗是PDN仿真的评判基准它的经典计算公式很简单目标阻抗 ≈ 电源电压 × 允许纹波百分比 ÷ 瞬态电流变化量举个例子1.0V的核电压允许3%的纹波就是30mV瞬态电流变化如果按2A估算目标阻抗就是30mV/2A15mΩ。这个15mΩ意味着在关心的频段内PDN的阻抗应尽量低于这个值。工程上还要考虑一个细节瞬态电流变化量不是照最大电流算而是按负载阶跃的跳变幅度算。如果芯片从1A跳到3A变化量是2A不是3A。把这个算错目标阻抗会自动偏低或偏高。另一个常见问题是把所有频段的阻抗都定为同一个目标实际上低频受VRM控制高频受封装和平面限制可以分段设定。对PCB设计最紧要的通常是上百kHz到几百MHz这个频段太低太高反而不太受去耦电容影响。3.4 时域瞬态仿真负载突变时电压跌落多少频域阻抗仿真只能告诉我们PDN在某个频点“容不容易发生电压波动”真正能直观看到跌落多少的还是时域瞬态仿真。方法也不复杂把芯片模型替换成一个阶梯性负载电流源设置dI/dt和电流幅度然后观察芯片电源引脚上的电压波形。很多人第一次跑瞬态仿真都会发现波形上的最低电压要比频域估算的更差。原因在于频域分析是稳态假设而瞬态过程包含相位效应和初始响应两者不能完全互换。瞬态仿真还能看出振铃频率这个振铃频率通常对应PDN阻抗曲线里的某个反谐振峰两者对照起来排查特别有效。如果电压跌落超过目标优先调整电源模块的环路响应和体电容容量因为瞬态初期的电压塌陷主要靠电容放电来补偿反馈环路跟不上那么快。等电压恢复部分主要是环路和VRM在起作用叠在后面的高频振铃才是由高频去耦阵和平面寄生参数决定。4. 配套实验二阶低通有源滤波器设计与仿真测试4.1 为什么在电源完整性场景里要做这个实验有源滤波器表面看起来和PDN阻抗仿真不是一回事但在实际产品里它们经常出现在同一条链路中。最典型的情况是敏感的模拟前端或PLL参考电压电源平面里哪怕只有几毫伏的开关噪声经过信号调理后都可能变成明显的输出扰动。这种情况下除了在电源路径上做PI优化还需要在信号链路上加一个滤波器把电源噪声的残余影响进一步压下去。选用二阶低通有源滤波器一是因为它比简单RC滤波多了增益调节能力二是因为二阶在截止频率后的滚降速度达到40dB/十倍频程比一阶RC多了一倍的抑制能力。对20kHz以上的开关纹波二阶滤波器通常能给出很干净的输出。所以这个配套实验不是可有可无它本身就是“电源噪声治理链路”中的一环。4.2 电路结构与元件计算从Sallen-Key拓扑说起这个实验我用的是Sallen-Key结构也就是压控电压源型二阶低通滤波器。它的电路不算复杂输入端接R1R1后面接R2R2的末端接到运放的同相输入端C1跨接在R1和R2的连接点到地之间C2跨接在运放同相输入端到运放输出端之间形成反馈。运放本身接成同相放大器增益由反馈电阻和接地电阻的比值决定。为了让截止频率方便计算我采用等值电阻和等值电容的经典设计R1R210kΩC1C21.59nF。此时截止频率fc满足fc 1 / (2πRC)代入R10kΩ、C1.59nF算出来大约10kHz。这个电路在等值RC条件下Q值只取决于运放增益表达式是Q 1 / (3 - K)如果要得到巴特沃斯响应的最大平坦度Q需要等于0.707反推得到K≈1.586。具体实现时取反相端接地电阻R3100kΩ反馈电阻R458.6kΩ。虽然58.6kΩ不是标准阻值但实际可以用56kΩ串联2.7kΩ凑出来精度已经足够。4.3 仿真测试步骤与结果判读这个电路在LTSpice里搭建非常快用理想运放模型做AC扫频和瞬态验证完全能说明问题。AC仿真时设置输入为幅度1V的小信号扫描范围从10Hz到100kHz观察输出端的幅频曲线。下面是一个可以直接跑的LTSpice网表示例* Sallen-Key low-pass filter with ideal op-amp model V1 IN 0 AC 1 R1 IN A 10k R2 A B 10k C1 A 0 1.59n C2 B OUT 1.59n E1 OUT 0 B 0 1.586 .ac dec 100 10 100k .plot ac v(out)跑完之后重点看三处。第一是通带增益应该大约为4dB也就是1.586倍第二是-3dB点应该在10kHz附近第三是高频段滚降二阶滤波器的斜率约40dB/十倍频程如果斜率只有20dB说明电路接错了变成了两个一阶RC级联。再看瞬态仿真时给输入一个1kHz方波观察输出波形是否有过冲。Q值0.707时过冲很小响应平滑如果Q值过高比如K接近3输出就会明显振铃。4.4 实测调试带宽、Q值和稳定性的坑设计做完之后真要搭电路调试有几个坑是必然要踩的。第一个坑是运放本身的增益带宽积不够。设计截止频率10kHz时普通运放足够但如果把R和C改小把截止频率推到几百kHz就必须检查运放在这个频率下的开环增益余量否则实际响应会和仿真差很多。第二个坑是反馈电阻的精度。K值决定Q值R4只要偏一点Q值就会跟着跑。特别是在要求巴特沃斯响应的场景K1.586是一个比较难配的数值电阻精度至少要1%最好用万用表挑一下。第三个坑是运放电源的退耦。如果运放供电引脚上的噪声没过好滤波器本身就会把电源噪声直接耦合到输出让前面的PI工作全部白费。5. 常见问题与排查技巧实录5.1 目标阻抗到底取多少才合理很多工程师做PDN仿真时第一个纠结就是目标阻抗。按公式算出来的数值往往只有几毫欧觉得无论如何都压不到那么低于是开始怀疑公式的适用范围。我的建议是分两步走第一步先按公式算出理论值第二步根据器件手册和实际预算调整。如果芯片手册没有明确指出瞬态电流变化量可以通过测量或者参考同系列芯片的功耗模型来估算。对普通数字IC允许纹波一般取电源电压的3%到5%。对DDR内存或高速SerDes要求更严格往往要控制在2%以内。目标阻抗不是越低越好因为压得过低意味着大量电容成本和版图面积合理的方式是结合预算在关键频段内达标即可。5.2 电容加了不少反谐振峰反而更刺眼这是PI仿真里最常见的现象。PDN阻抗曲线上出现一个尖锐的高阻抗峰通常是因为不同容值的去耦电容在某个频段产生了并联谐振。单纯增加数量只会让峰值更突出因为你把等价于一个低阻抗源的电容器阵列和另一个具有较大寄生电感的部分形成了更强的谐振回路。解决思路有两个方向。一个是用更高ESR的电容来增加阻尼比如在MLCC旁边放一个损耗较大的钽电容或铝聚合物电容能有效压低反谐振峰。另一个是改变电容容值的间隔不要让相邻容值之间相差过大。经验做法是容值按10倍甚至更小幅度递增比如100nF、220nF、470nF、1uF这样谐振点会被摊开曲线更平滑。5.3 仿真和实测对不上先查这三点做了这么久PI仿真遇到仿真结果和实测对不上的次数太多了。碰到这种情况我先查三点模型对不对、边界条件对不对、测量方式对不对。模型方面最常出问题的是电容S参数模型与实际料号不一致或者叠层介质厚度设置错误。边界条件方面最常见的错误是仿真时忘了加芯片封装和插座带来的寄生电感这个电感在几百兆赫兹以上特别致命。测量方式方面很多人用普通无源探头去测电源纹波探头地线一长测出来的噪声会莫名其妙大很多。要改用差分探头或使用探头自带的短地弹簧才能和仿真相匹配。如果这三点都查过还是对不上再考虑是不是VRM模型缺少低频输出阻抗特性。6. 实操心得与扩展建议6.1 我自己的仿真检查清单项目做得多了自然会攒出一份自查清单。我现在的固定流程是先确认目标阻抗和频段范围再审查叠层和平面分割接着核对电容模型库然后跑一遍频域PDN阻抗仿真观察超标频点再针对超标频点调整去耦方案最后用瞬态仿真验证实际电压跌落。整个流程看起来繁琐但每个环节都能挡住一类真实的板级问题。另外还有个小习惯无论仿真工具自带的报告多漂亮我都会把关键频点的阻抗曲线导出成图片放进设计评审文档里并标注当时的调整条件。这样后续改版时能快速定位“上一次为什么改这里”避免同样的问题在下一代产品里复发。6.2 还能往哪些方向扩展本文讲到的二阶低通有源滤波器只是一个开头更大的发挥空间在于把电源完整性和信号完整性联合起来做分析。A/D前端、PLL供电、MEMS传感器调理很多时候要把电源噪声量化到具体指标再把这些指标反向分配到PDN、滤波器和布局上。再往后还可以做电源树时域联合仿真把VRM、PDN、芯片模型和信号链路放在同一个环境里验证虽然计算量不小但能提前发现很多跨模块才能看见的问题。我建议新手不要一开始就去追复杂的三维电磁场仿真先用LTSpice这类轻量工具把原理层面的问题摸透再回到专业PI工具里考模型精度这样效率更高也不容易在一堆参数里迷失方向。电源完整性不是一个孤立环节它是硬件设计里最需要全局观的部分越早建立仿真意识后期改板子的次数就越少。
