做硬件设计的人应该都有这种经历一块板子上有4路完全相同的DDR4颗粒或者8路一模一样的电源模块电路是复制粘贴了但PCB布局布线却要一版一版地重复劳动。更难受的是第一版布线的经验和优化复制到第二版、第三版时往往靠肉眼对齐一不小心就埋雷。这个问题的标准解法就是模块复用Module Reuse。在Allegro这套生态里模块复用可以做到原理图阶段把重复电路结构定义清楚PCB阶段一键把已经调好的布局布线复刻到其他位置。这篇文章我把从原理图到PCB的完整流程和那些容易踩的坑串一遍希望对正在跟多路重复电路较劲的朋友有帮助。适合谁看用Allegro做PCB设计、想提升重复电路设计效率的工程师。即便你刚接触Allegro里面每一步都写得比较细照着操作也能上手。1. 复用思路与适用场景1.1 什么时候该用模块复用模块复用的本质是“一次设计多次部署”。它解决的痛点是重复电路在设计阶段的一致性问题、重复劳动问题以及后续改版时的同步更新问题。典型适用场景非常明确多通道DDR3/DDR4多颗粒设计、多路DC-DC电源模块、多路以太网口或PCIe接口、多路ADC/DAC前端电路以及同一块板卡上出现的完全相同的收发通道。这些电路的共同点是拓扑结构一致、关键信号时序要求一致、布局布线需要尽量对齐。不太适合复用的场景也要心里有数。电路结构相似但关键参数不同比如不同输出电压的DC-DC线宽、间距、器件尺寸都不同或者布局被周围环境强耦合约束的电路比如射频前端单通道复用可能影响阻抗和隔离度强行复用反而会增加排查问题的成本。1.2 复用的两种主流方式对比从工程角度Allegro生态里的复用可以分两个层次。第一种是原理图层面的复用。在OrCAD Capture中把重复子电路做成一个模块通过多通道层次图或设计复用Design Reuse的方式在网表阶段就生成多套位号和连接关系。这种方式配合Room属性可以在PCB导入网表后自动按区域摆放器件但走线还需要手动完成。第二种是PCB层面的复用。先在板上完成一个模块的布局布线然后把这一组器件、走线、过孔、铜皮打包存成Reuse Module在其他位置一键部署。这种方式的亮点是走线结构、过孔位置、铜皮形状都会一起复制适合对一致性要求很高的重复电路。实际项目中两种方式经常配合使用。原理图做好模块化设计PCB做好模块化布线然后靠位号规则和Room属性把两边对应起来。很多工程师只盯着PCB端的Reuse命令忽略了原理图阶段的规划结果到后面位号混乱、网络不统一Reuse功能根本跑不起来。所以这篇文章的第二章先把原理图阶段的基础讲透。2. 原理图阶段打好复用的基础2.1 OrCAD Capture多通道设计在OrCAD Capture中多通道设计Repeating Hierarchy是比较正统的模块化方案。基本思路是把一路重复电路比如一个DC-DC模块画成一张子图然后在顶层原理图中反复调用这个子图Capture会在网表阶段自动把通道展开成不同位号。具体操作路径是这样。新建一个层次式子块命名为POWER_MODULE把一路电源电路的原理图完整画进去。然后在顶层原理图中从Design Cache或Hierarchy目录里把这个子块实例放置多次比如放4次。在子块属性里设置通道数或者使用占位符变量让位号能够自动展开。这里的关键点位号展开规则。Capture中通常用?作为位号占位符多通道展开时?会被替换成通道编号。比如子图内部的电容位号是C?通道展开后会自动变成C1、C2、C3、C4。如果你希望通道之间保持明显的位号段差也可以把每路做成独立的flat式页面手动给位号预留区段。多通道设计的好处是原理图修改一次所有通道同步生效。改一路滤波电容的值其他所有通道跟着改不用逐个页面复制粘贴也避免了复制时漏改、错改的隐患。2.2 位号规划与Room属性位号规划是复用成败的一半。如果4路DDR4颗粒的位号没有规则比如U3、U5、U12、U17混着排PCB端做Reuse时匹配位号就很麻烦。建议从原理图开始就约定位号区间第一路模块器件用U1xx、C1xx、R1xx第二路用U2xx、C2xx、R2xx依此类推。这样在PCB上处理时一眼就能看出哪些器件属于哪一路模块。与此同时给同一模块的器件添加Room属性。在Capture中全选模块内的所有器件右键Edit Properties在过滤列表中选择Room输入统一的Room名称比如DDR_CH0。每一路模块的Room名称不同但同一路模块内的所有器件Room名称一致。Allegro导入网表后执行Place Quickplace勾选Place by room器件就会自动落到各自的Room区域。这一步在后续模块复用中可以帮你快速框选整个模块的器件尤其适用器件数量多、分布区域广的模块。2.3 网表导出与导入的注意事项原理图设计完成、位号和Room处理好之后导出网表时有几个细节值得注意。使用Tools Generate Netlist创建Allegro格式网表确认生成pstchip.dat、pstxnet.dat、pstxprt.dat三个文件。网表路径中不要出现中文或空格否则Allegro导入时容易报路径错误。如果原理图使用了多通道设计导出网表后建议打开pstxprt.dat检查一下位号、Device类型、封装名是否与预期一致。Allegro端执行File Import Logic选择Cadence格式确认网表路径无误。导入后盯着Message窗口看是否有警告或报错常见的是缺少Footprint、Device缺失、引脚映射异常等。这一步如果不干净后续Reuse基本一定会出问题而且排查起来很费劲。3. Allegro PCB端复用核心操作3.1 先做出一版“样板模块”无论用哪种复用方法第一步都是在PCB上完成一个高质量模块。这一步不要图快因为后面所有模块都会从它复制。样板模块要做到布局紧凑、满足生产要求、布线完整、时序满足、地平面完整。DDR这类设计还要把等长约束和差分对走线处理利索。完成样板模块之后建议先把当前文件另存一个备份。创建Reuse模块和测试放置的过程中有可能会对当前已有的布局产生干扰。留一个干净的备份在后面排查问题时非常有用。另外一个容易被忽略的点是模块几何原点的选择。建议把样板模块的某个基准点比如主芯片的中心、或某一定位孔定在坐标原点上放置其他模块时也以同样的基准点对齐这样模块之间的相对位置关系在整板上是可控的。3.2 创建Reuse Module的完整步骤以Allegro 16.6及后续版本的Place Reuse流程为例操作路径如下。在PCB中打开已经完成样板模块的文件。框选或按属性选中模块内的所有对象需要选中的包括器件Symbols、走线Clines/Cline Segs、过孔Vias、铜皮Shapes。如果模块内有专属的禁布区域或Route Keepin边界视版本支持情况一并选上更好。右键选择Place Reuse或者在菜单栏Place Reuse下选择Save Reuse。在弹出的对话框中点击Create给Reuse模块命名比如DDR4_CH0。在对话框中选择要包含的对象类型确认器件位号匹配规则然后保存Reuse模块文件。Allegro默认会生成一个.mdd模块文件路径可以在Options中指定。这里有个容易忽略的点创建Reuse时系统会让你选择位号对应方式。最常见的是按通配符匹配比如把样板模块的器件位号U1A、U1B、C1A、C1B等设置为U1?、C1?这种形式。这样放置新模块时Allegro会自动将U1A替换为新位号U2A、U3A等。如果你在原理图中位号是有规则的比如第一路是U1A/C100第二路是U2A/C200这里的匹配方式要提前想好。3.3 放置Reuse与位号更新放置Reuse模块的操作本身并不复杂。选择Place Reuse Place Reuse在Find面板中确认要放置的对象类型在Options中设置位号更新规则、旋转角度、镜像方式以及吸附网格然后在PCB上点击目标位置。点击左键后Allegro会开始放置器件、复制走线和过孔。这个过程不是瞬时的模块越复杂耗时越长中途不要进行其他操作。放置完成后选中刚放置的模块右键查看属性确认位号已经更新为原理图对应的新位号。如果放置的时候只是简单复制而没有更新位号后面再次导入网表时PCB上的位号会被同步覆盖导致模块关联信息丢失。所以每次放置完Reuse都要养成检查位号的习惯。3.4 传统Replicate方式的补充说明如果你用的是老版本Allegro或者更习惯Group加Replicate的流程操作路数是类似的。先选中要复用的对象右键Add to Group然后通过Place Replicate Create Module创建模块再通过Place Replicate Place Module放置模块。Replicate方式的缺点是灵活性稍差对铜皮和异形对象的支持不够完整更新同步的机制也比较弱。如果不是被版本卡着建议优先使用Reuse。如果你在团队里维护统一的设计环境还是尽量统一到Reuse流程上方便成员之间交换模块文件。3.5 复用后的更新同步模块复用不是一次性的。PCB改版时如果样板模块的某部分走线需要调整比如加粗一根电源线、移动一个过孔你可以在任意一个Reuse实例上调整后同步到其他实例也可以修改母版后统一更新。Allegro中同步操作的入口是右键某个Reuse实例选择Update Reuse。在弹出的选项中选择同步方向是从当前实例更新到其他实例还是从原始模块文件更新到所有实例。Options面板中可以勾选需要同步的对象类型包括走线、过孔、铜皮、器件位置等。这里要特别提醒Update Reuse的同步逻辑是用源拓扑替换目标拓扑。如果你在其他实例上做过手工线宽调整或避让更新时这些手工修改会被覆盖。所以稳妥的做法是先备份当前版本再做同步确认无误后再进行后续布线工作。4. 影响复用成功率的细节清单4.1 位号匹配通配符规则Reuse模块创建和放置时位号匹配是最容易出问题的环节。Allegro中常用的通配符包括*匹配任意字符串?匹配单个字符[0-9]等方括号字符组在部分版本中也支持。实际项目中我建议把每个模块的位号定为“字母前缀加编号”的规则。比如第一路DDR颗粒U1A/U1B、电阻R1A/R1B、电容C1A/C1B第二路U2A/U2B、R2A/R2B。创建Reuse模块时将匹配规则设置成?1?或者用*匹配放置新模块时替换数字部分。如果你在原理图阶段就把位号设置成“模块编号器件类型编号”的组合比如CH0_U1、CH1_U1Allegro对位号字符串的支持也比较宽松只要匹配规则写对都能正确替换。4.2 哪些元素可以被复用哪些不能可以复用的元素包括器件Symbols含位号、封装、旋转角度、走线Cline segments普通走线和铜皮走线均可、过孔Vias包括盲埋孔前提是过孔类型在库中存在、铜皮Shapes以及受约束管理器管控的差分对走线前提是差分对约束存在。不能复用或需要谨慎处理的情况也要清楚。Device类型不一致的器件不能放到同一个Reuse里带XNet网络的器件复用后约束可能丢失测试点Testpoint通常不在复用范围内特殊定位对象和装配层文字会被当作普通对象复制但不会自动更新嵌入式的Die器件一般也不支持。复用范围支持情况注意点器件Symbols支持Device类型必须一致走线Cline Segs支持网络名需匹配过孔Vias支持过孔类型需存在铜皮Shapes支持Net需匹配层需存在差分对走线视版本约束需提前定义测试点不支持不会自动创建嵌入式Die不支持注意排除4.3 网络连接与未连接引脚的处理Reuse模块内部的走线是基于网络名复制的。如果样板模块内部有一段网络名是VCC_1V8放置Reuse到新位置时Allegro会尝试将复制出来的走线连接到目标位置的同名网络。如果目标位置的电源网络叫VCC_1V8_2不会自动匹配而是会生成悬空的走线段需要手动连线。因此建议在原理图阶段就把多路相同模块的内部网络名统一比如都叫VDDQ、VTT只在外部接口处做区分。如果网络名必须区分至少保证模块内部的局部网络比如退耦电容到电源引脚的那一小段同名。未连接引脚的处理同样值得关注。如果样板模块内有未连接的引脚No Connect创建Reuse时确认是否包含这些引脚。如果目标位置器件的对应引脚也是No Connect没有问题如果一个连接一个不连接放置后会出现DRC错误。4.4 Room与布局的协同原理图阶段设置了Room属性PCB导入网表后执行Place Quickplace并勾选Place by room器件的初始位置会按Room归属散开。在完成一个模块的布线后可以通过右键Filter Selection by Room快速选中整个模块的器件确认它们都在一个Room内。Room属性在模块复用的另一个价值是“框选模块边界”。当样板模块和放置模块的Room边界设置合理时你可以在PCB面板中快速切换显示各个Room逐个核对模块内器件是否完整、走线是否越界。如果你在原理图阶段没有设定Room也可以在PCB端手动框选器件后通过Edit Properties给这些器件添加Room属性。不过这样做的维护成本会更高不如回到原理图一次性解决。4.5 特殊对象差分对、等长、XNet这是复用中的进阶话题也是多通道DDR设计中容易翻车的地方。差分对方面如果样板模块内有差分对走线比如USB的D/D-创建Reuse前要确认差分对约束已经存在于约束管理器中网络名成对命名如USB_DP/USB_DM或_P/_N后缀。复用后Allegro会复制差分对的走线和过孔但约束定义需要提前设置好否则复制出来的走线可能被当作普通信号处理。等长约束方面DDR等长走线依赖Relative Propagation Delay等规则。Reuse复制走线时等长约束中引用的网络和pin pair不会自动重新绑定。建议在复用后重新打开约束管理器逐条检查每个模块的等长状态。XNet方面如果样板模块内有串阻、串容等产生XNet的器件Reuse后XNet网络名、节点顺序可能发生变化。对含XNet的模块做复用要特别注意更新网表后的网络一致性否则DRC会报出一堆时序相关错误。5. 常见问题与排查技巧5.1 创建Reuse时菜单是灰的怎么办第一种情况是什么都没选中至少要先选中一个器件右键才会出现Reuse选项。第二种情况是选中的对象类型不支持比如只选中了文字或尺寸标注没有SymbolReuse自然无法创建。第三种情况是当前处于某个编辑器子模式比如Shape Edit模式右键菜单被过滤了退出到General Edit模式再试。还有一种比较隐蔽的原因当前板卡处于局部高亮或屏蔽状态导致Reuse的对象集合无法捕获。取消高亮后再试。如果以上都试过还是灰的重启Allegro会话再操作一次。5.2 放置时提示Some symbols could not be placed最常见的原因是位号冲突。目标区域已经有同一位号的器件或者位号匹配规则写错导致新位号无法生成。比如匹配规则不小心把U1A替换成了仍然冲突的U1AAllegro自然放置不了。其次是目标位置的封装库路径不一致Allegro找不到对应封装。排查方式是看Message窗口的具体提示。如果是位号冲突回到原理图检查位号是否重复并重新导入网表如果是封装缺失确认Setup User Preferences Design Paths下的padpath和psmpath指向正确。5.3 网络名不同导致复用失败如果模块内部的网络名在目标位置的电源域中不存在Allegro不会自作主张改动网络名而是留下孤立的走线段。这种情况不会直接报错但DRC会提示 dangling line。解决办法是在原理图阶段统一模块内部网络名这是治本之策。如果已经出现悬空走线放置Reuse后利用Edit Delete删除悬空线段再手动补连到目标网络。如果悬空是因为目标位置没有对应连接点检查器件的原理图连接是否一致。5.4 复用后铜皮/走线丢失铜皮丢失有几个常见原因创建Reuse时没有勾选Shapes选项铜皮关联的Net在目标位置不匹配铜皮使用的Layer在目标板层中没有定义或者过孔类型在当前板子的物理约束下不适用。建议在创建Reuse时Options面板中明确勾选所有需要包含的对象类型。放置后立即检查每一层的铜皮是否到位。如果发现铜皮缺失回到样板模块重新生成Reuse确认Shapes选项是勾选状态。走线丢失则多半是网络不匹配按上一节的方式处理。5.5 更新Reuse后手工调整丢失前面已经提到Update Reuse是“源拓扑覆盖目标拓扑”手工修改会被覆盖。想保留某个实例的手工差异有几个规避办法在更新前修改源模块把需要保留的差异做进源模块更新后再重新调整目标实例并记录下来便于下次注意对于差异较大的实例不纳入统一同步单独处理。一句话总结Reuse同步是“样板驱动”的任何实例的独有修改都会在下次同步时被拉回样板状态。这既是优点因为它保证了高度一致性也是约束因为它牺牲了灵活性。项目开工前要权衡清楚。5.6 常见问题速查表问题现象原因定位处理建议Reuse菜单灰未选中对象/对象不支持选Symbol后重试Symbol放置失败位号冲突/封装缺失检查位号与库路径悬空走线网络名不匹配统一网络名或手动补连铜皮丢失未勾选Shapes/Net不匹配重生成Reuse并勾选选项更新后修改丢失源拓扑覆盖目标备份后再更新6. 一些实战心得第一模块复用的黄金法则是“原理图决定上限”。位号规则、网络命名、Room属性这些在原理图阶段不规划好到了PCB端就会非常被动。经常有朋友问我为什么Reuse放置不成功一问原理图位号是随便编的网络名五花八门这种时候即使PCB端操作再熟练也会事倍功半。第二创建Reuse前务必保存一份“样板模块”的独立备份。Allegro的Reuse文件与当前板卡的数据库关联很深如果在修改过程中把样板模块的位号、封装等破坏了后续同步到其他模块会带来连锁问题。多一个备份文件排查时多一条退路。第三多通道DDR这类设计建议每块板只维护一个母版模块。所有通道都以母版为准任何优化都先改母版再Update到其他通道。这样做的好处是时序、阻抗、物理设计高度一致排查问题也只需要盯母版。第四版本兼容性要看清楚。不同大版本之间的Reuse文件兼容性并不总是完美的跨版本合作时先确认双方版本和Reuse工具的兼容性或者在PCB导入网表后重新创建Reuse模块不要直接拿别人发来的模块文件硬用。
Allegro模块复用实战：从原理图到PCB的完整流程
做硬件设计的人应该都有这种经历一块板子上有4路完全相同的DDR4颗粒或者8路一模一样的电源模块电路是复制粘贴了但PCB布局布线却要一版一版地重复劳动。更难受的是第一版布线的经验和优化复制到第二版、第三版时往往靠肉眼对齐一不小心就埋雷。这个问题的标准解法就是模块复用Module Reuse。在Allegro这套生态里模块复用可以做到原理图阶段把重复电路结构定义清楚PCB阶段一键把已经调好的布局布线复刻到其他位置。这篇文章我把从原理图到PCB的完整流程和那些容易踩的坑串一遍希望对正在跟多路重复电路较劲的朋友有帮助。适合谁看用Allegro做PCB设计、想提升重复电路设计效率的工程师。即便你刚接触Allegro里面每一步都写得比较细照着操作也能上手。1. 复用思路与适用场景1.1 什么时候该用模块复用模块复用的本质是“一次设计多次部署”。它解决的痛点是重复电路在设计阶段的一致性问题、重复劳动问题以及后续改版时的同步更新问题。典型适用场景非常明确多通道DDR3/DDR4多颗粒设计、多路DC-DC电源模块、多路以太网口或PCIe接口、多路ADC/DAC前端电路以及同一块板卡上出现的完全相同的收发通道。这些电路的共同点是拓扑结构一致、关键信号时序要求一致、布局布线需要尽量对齐。不太适合复用的场景也要心里有数。电路结构相似但关键参数不同比如不同输出电压的DC-DC线宽、间距、器件尺寸都不同或者布局被周围环境强耦合约束的电路比如射频前端单通道复用可能影响阻抗和隔离度强行复用反而会增加排查问题的成本。1.2 复用的两种主流方式对比从工程角度Allegro生态里的复用可以分两个层次。第一种是原理图层面的复用。在OrCAD Capture中把重复子电路做成一个模块通过多通道层次图或设计复用Design Reuse的方式在网表阶段就生成多套位号和连接关系。这种方式配合Room属性可以在PCB导入网表后自动按区域摆放器件但走线还需要手动完成。第二种是PCB层面的复用。先在板上完成一个模块的布局布线然后把这一组器件、走线、过孔、铜皮打包存成Reuse Module在其他位置一键部署。这种方式的亮点是走线结构、过孔位置、铜皮形状都会一起复制适合对一致性要求很高的重复电路。实际项目中两种方式经常配合使用。原理图做好模块化设计PCB做好模块化布线然后靠位号规则和Room属性把两边对应起来。很多工程师只盯着PCB端的Reuse命令忽略了原理图阶段的规划结果到后面位号混乱、网络不统一Reuse功能根本跑不起来。所以这篇文章的第二章先把原理图阶段的基础讲透。2. 原理图阶段打好复用的基础2.1 OrCAD Capture多通道设计在OrCAD Capture中多通道设计Repeating Hierarchy是比较正统的模块化方案。基本思路是把一路重复电路比如一个DC-DC模块画成一张子图然后在顶层原理图中反复调用这个子图Capture会在网表阶段自动把通道展开成不同位号。具体操作路径是这样。新建一个层次式子块命名为POWER_MODULE把一路电源电路的原理图完整画进去。然后在顶层原理图中从Design Cache或Hierarchy目录里把这个子块实例放置多次比如放4次。在子块属性里设置通道数或者使用占位符变量让位号能够自动展开。这里的关键点位号展开规则。Capture中通常用?作为位号占位符多通道展开时?会被替换成通道编号。比如子图内部的电容位号是C?通道展开后会自动变成C1、C2、C3、C4。如果你希望通道之间保持明显的位号段差也可以把每路做成独立的flat式页面手动给位号预留区段。多通道设计的好处是原理图修改一次所有通道同步生效。改一路滤波电容的值其他所有通道跟着改不用逐个页面复制粘贴也避免了复制时漏改、错改的隐患。2.2 位号规划与Room属性位号规划是复用成败的一半。如果4路DDR4颗粒的位号没有规则比如U3、U5、U12、U17混着排PCB端做Reuse时匹配位号就很麻烦。建议从原理图开始就约定位号区间第一路模块器件用U1xx、C1xx、R1xx第二路用U2xx、C2xx、R2xx依此类推。这样在PCB上处理时一眼就能看出哪些器件属于哪一路模块。与此同时给同一模块的器件添加Room属性。在Capture中全选模块内的所有器件右键Edit Properties在过滤列表中选择Room输入统一的Room名称比如DDR_CH0。每一路模块的Room名称不同但同一路模块内的所有器件Room名称一致。Allegro导入网表后执行Place Quickplace勾选Place by room器件就会自动落到各自的Room区域。这一步在后续模块复用中可以帮你快速框选整个模块的器件尤其适用器件数量多、分布区域广的模块。2.3 网表导出与导入的注意事项原理图设计完成、位号和Room处理好之后导出网表时有几个细节值得注意。使用Tools Generate Netlist创建Allegro格式网表确认生成pstchip.dat、pstxnet.dat、pstxprt.dat三个文件。网表路径中不要出现中文或空格否则Allegro导入时容易报路径错误。如果原理图使用了多通道设计导出网表后建议打开pstxprt.dat检查一下位号、Device类型、封装名是否与预期一致。Allegro端执行File Import Logic选择Cadence格式确认网表路径无误。导入后盯着Message窗口看是否有警告或报错常见的是缺少Footprint、Device缺失、引脚映射异常等。这一步如果不干净后续Reuse基本一定会出问题而且排查起来很费劲。3. Allegro PCB端复用核心操作3.1 先做出一版“样板模块”无论用哪种复用方法第一步都是在PCB上完成一个高质量模块。这一步不要图快因为后面所有模块都会从它复制。样板模块要做到布局紧凑、满足生产要求、布线完整、时序满足、地平面完整。DDR这类设计还要把等长约束和差分对走线处理利索。完成样板模块之后建议先把当前文件另存一个备份。创建Reuse模块和测试放置的过程中有可能会对当前已有的布局产生干扰。留一个干净的备份在后面排查问题时非常有用。另外一个容易被忽略的点是模块几何原点的选择。建议把样板模块的某个基准点比如主芯片的中心、或某一定位孔定在坐标原点上放置其他模块时也以同样的基准点对齐这样模块之间的相对位置关系在整板上是可控的。3.2 创建Reuse Module的完整步骤以Allegro 16.6及后续版本的Place Reuse流程为例操作路径如下。在PCB中打开已经完成样板模块的文件。框选或按属性选中模块内的所有对象需要选中的包括器件Symbols、走线Clines/Cline Segs、过孔Vias、铜皮Shapes。如果模块内有专属的禁布区域或Route Keepin边界视版本支持情况一并选上更好。右键选择Place Reuse或者在菜单栏Place Reuse下选择Save Reuse。在弹出的对话框中点击Create给Reuse模块命名比如DDR4_CH0。在对话框中选择要包含的对象类型确认器件位号匹配规则然后保存Reuse模块文件。Allegro默认会生成一个.mdd模块文件路径可以在Options中指定。这里有个容易忽略的点创建Reuse时系统会让你选择位号对应方式。最常见的是按通配符匹配比如把样板模块的器件位号U1A、U1B、C1A、C1B等设置为U1?、C1?这种形式。这样放置新模块时Allegro会自动将U1A替换为新位号U2A、U3A等。如果你在原理图中位号是有规则的比如第一路是U1A/C100第二路是U2A/C200这里的匹配方式要提前想好。3.3 放置Reuse与位号更新放置Reuse模块的操作本身并不复杂。选择Place Reuse Place Reuse在Find面板中确认要放置的对象类型在Options中设置位号更新规则、旋转角度、镜像方式以及吸附网格然后在PCB上点击目标位置。点击左键后Allegro会开始放置器件、复制走线和过孔。这个过程不是瞬时的模块越复杂耗时越长中途不要进行其他操作。放置完成后选中刚放置的模块右键查看属性确认位号已经更新为原理图对应的新位号。如果放置的时候只是简单复制而没有更新位号后面再次导入网表时PCB上的位号会被同步覆盖导致模块关联信息丢失。所以每次放置完Reuse都要养成检查位号的习惯。3.4 传统Replicate方式的补充说明如果你用的是老版本Allegro或者更习惯Group加Replicate的流程操作路数是类似的。先选中要复用的对象右键Add to Group然后通过Place Replicate Create Module创建模块再通过Place Replicate Place Module放置模块。Replicate方式的缺点是灵活性稍差对铜皮和异形对象的支持不够完整更新同步的机制也比较弱。如果不是被版本卡着建议优先使用Reuse。如果你在团队里维护统一的设计环境还是尽量统一到Reuse流程上方便成员之间交换模块文件。3.5 复用后的更新同步模块复用不是一次性的。PCB改版时如果样板模块的某部分走线需要调整比如加粗一根电源线、移动一个过孔你可以在任意一个Reuse实例上调整后同步到其他实例也可以修改母版后统一更新。Allegro中同步操作的入口是右键某个Reuse实例选择Update Reuse。在弹出的选项中选择同步方向是从当前实例更新到其他实例还是从原始模块文件更新到所有实例。Options面板中可以勾选需要同步的对象类型包括走线、过孔、铜皮、器件位置等。这里要特别提醒Update Reuse的同步逻辑是用源拓扑替换目标拓扑。如果你在其他实例上做过手工线宽调整或避让更新时这些手工修改会被覆盖。所以稳妥的做法是先备份当前版本再做同步确认无误后再进行后续布线工作。4. 影响复用成功率的细节清单4.1 位号匹配通配符规则Reuse模块创建和放置时位号匹配是最容易出问题的环节。Allegro中常用的通配符包括*匹配任意字符串?匹配单个字符[0-9]等方括号字符组在部分版本中也支持。实际项目中我建议把每个模块的位号定为“字母前缀加编号”的规则。比如第一路DDR颗粒U1A/U1B、电阻R1A/R1B、电容C1A/C1B第二路U2A/U2B、R2A/R2B。创建Reuse模块时将匹配规则设置成?1?或者用*匹配放置新模块时替换数字部分。如果你在原理图阶段就把位号设置成“模块编号器件类型编号”的组合比如CH0_U1、CH1_U1Allegro对位号字符串的支持也比较宽松只要匹配规则写对都能正确替换。4.2 哪些元素可以被复用哪些不能可以复用的元素包括器件Symbols含位号、封装、旋转角度、走线Cline segments普通走线和铜皮走线均可、过孔Vias包括盲埋孔前提是过孔类型在库中存在、铜皮Shapes以及受约束管理器管控的差分对走线前提是差分对约束存在。不能复用或需要谨慎处理的情况也要清楚。Device类型不一致的器件不能放到同一个Reuse里带XNet网络的器件复用后约束可能丢失测试点Testpoint通常不在复用范围内特殊定位对象和装配层文字会被当作普通对象复制但不会自动更新嵌入式的Die器件一般也不支持。复用范围支持情况注意点器件Symbols支持Device类型必须一致走线Cline Segs支持网络名需匹配过孔Vias支持过孔类型需存在铜皮Shapes支持Net需匹配层需存在差分对走线视版本约束需提前定义测试点不支持不会自动创建嵌入式Die不支持注意排除4.3 网络连接与未连接引脚的处理Reuse模块内部的走线是基于网络名复制的。如果样板模块内部有一段网络名是VCC_1V8放置Reuse到新位置时Allegro会尝试将复制出来的走线连接到目标位置的同名网络。如果目标位置的电源网络叫VCC_1V8_2不会自动匹配而是会生成悬空的走线段需要手动连线。因此建议在原理图阶段就把多路相同模块的内部网络名统一比如都叫VDDQ、VTT只在外部接口处做区分。如果网络名必须区分至少保证模块内部的局部网络比如退耦电容到电源引脚的那一小段同名。未连接引脚的处理同样值得关注。如果样板模块内有未连接的引脚No Connect创建Reuse时确认是否包含这些引脚。如果目标位置器件的对应引脚也是No Connect没有问题如果一个连接一个不连接放置后会出现DRC错误。4.4 Room与布局的协同原理图阶段设置了Room属性PCB导入网表后执行Place Quickplace并勾选Place by room器件的初始位置会按Room归属散开。在完成一个模块的布线后可以通过右键Filter Selection by Room快速选中整个模块的器件确认它们都在一个Room内。Room属性在模块复用的另一个价值是“框选模块边界”。当样板模块和放置模块的Room边界设置合理时你可以在PCB面板中快速切换显示各个Room逐个核对模块内器件是否完整、走线是否越界。如果你在原理图阶段没有设定Room也可以在PCB端手动框选器件后通过Edit Properties给这些器件添加Room属性。不过这样做的维护成本会更高不如回到原理图一次性解决。4.5 特殊对象差分对、等长、XNet这是复用中的进阶话题也是多通道DDR设计中容易翻车的地方。差分对方面如果样板模块内有差分对走线比如USB的D/D-创建Reuse前要确认差分对约束已经存在于约束管理器中网络名成对命名如USB_DP/USB_DM或_P/_N后缀。复用后Allegro会复制差分对的走线和过孔但约束定义需要提前设置好否则复制出来的走线可能被当作普通信号处理。等长约束方面DDR等长走线依赖Relative Propagation Delay等规则。Reuse复制走线时等长约束中引用的网络和pin pair不会自动重新绑定。建议在复用后重新打开约束管理器逐条检查每个模块的等长状态。XNet方面如果样板模块内有串阻、串容等产生XNet的器件Reuse后XNet网络名、节点顺序可能发生变化。对含XNet的模块做复用要特别注意更新网表后的网络一致性否则DRC会报出一堆时序相关错误。5. 常见问题与排查技巧5.1 创建Reuse时菜单是灰的怎么办第一种情况是什么都没选中至少要先选中一个器件右键才会出现Reuse选项。第二种情况是选中的对象类型不支持比如只选中了文字或尺寸标注没有SymbolReuse自然无法创建。第三种情况是当前处于某个编辑器子模式比如Shape Edit模式右键菜单被过滤了退出到General Edit模式再试。还有一种比较隐蔽的原因当前板卡处于局部高亮或屏蔽状态导致Reuse的对象集合无法捕获。取消高亮后再试。如果以上都试过还是灰的重启Allegro会话再操作一次。5.2 放置时提示Some symbols could not be placed最常见的原因是位号冲突。目标区域已经有同一位号的器件或者位号匹配规则写错导致新位号无法生成。比如匹配规则不小心把U1A替换成了仍然冲突的U1AAllegro自然放置不了。其次是目标位置的封装库路径不一致Allegro找不到对应封装。排查方式是看Message窗口的具体提示。如果是位号冲突回到原理图检查位号是否重复并重新导入网表如果是封装缺失确认Setup User Preferences Design Paths下的padpath和psmpath指向正确。5.3 网络名不同导致复用失败如果模块内部的网络名在目标位置的电源域中不存在Allegro不会自作主张改动网络名而是留下孤立的走线段。这种情况不会直接报错但DRC会提示 dangling line。解决办法是在原理图阶段统一模块内部网络名这是治本之策。如果已经出现悬空走线放置Reuse后利用Edit Delete删除悬空线段再手动补连到目标网络。如果悬空是因为目标位置没有对应连接点检查器件的原理图连接是否一致。5.4 复用后铜皮/走线丢失铜皮丢失有几个常见原因创建Reuse时没有勾选Shapes选项铜皮关联的Net在目标位置不匹配铜皮使用的Layer在目标板层中没有定义或者过孔类型在当前板子的物理约束下不适用。建议在创建Reuse时Options面板中明确勾选所有需要包含的对象类型。放置后立即检查每一层的铜皮是否到位。如果发现铜皮缺失回到样板模块重新生成Reuse确认Shapes选项是勾选状态。走线丢失则多半是网络不匹配按上一节的方式处理。5.5 更新Reuse后手工调整丢失前面已经提到Update Reuse是“源拓扑覆盖目标拓扑”手工修改会被覆盖。想保留某个实例的手工差异有几个规避办法在更新前修改源模块把需要保留的差异做进源模块更新后再重新调整目标实例并记录下来便于下次注意对于差异较大的实例不纳入统一同步单独处理。一句话总结Reuse同步是“样板驱动”的任何实例的独有修改都会在下次同步时被拉回样板状态。这既是优点因为它保证了高度一致性也是约束因为它牺牲了灵活性。项目开工前要权衡清楚。5.6 常见问题速查表问题现象原因定位处理建议Reuse菜单灰未选中对象/对象不支持选Symbol后重试Symbol放置失败位号冲突/封装缺失检查位号与库路径悬空走线网络名不匹配统一网络名或手动补连铜皮丢失未勾选Shapes/Net不匹配重生成Reuse并勾选选项更新后修改丢失源拓扑覆盖目标备份后再更新6. 一些实战心得第一模块复用的黄金法则是“原理图决定上限”。位号规则、网络命名、Room属性这些在原理图阶段不规划好到了PCB端就会非常被动。经常有朋友问我为什么Reuse放置不成功一问原理图位号是随便编的网络名五花八门这种时候即使PCB端操作再熟练也会事倍功半。第二创建Reuse前务必保存一份“样板模块”的独立备份。Allegro的Reuse文件与当前板卡的数据库关联很深如果在修改过程中把样板模块的位号、封装等破坏了后续同步到其他模块会带来连锁问题。多一个备份文件排查时多一条退路。第三多通道DDR这类设计建议每块板只维护一个母版模块。所有通道都以母版为准任何优化都先改母版再Update到其他通道。这样做的好处是时序、阻抗、物理设计高度一致排查问题也只需要盯母版。第四版本兼容性要看清楚。不同大版本之间的Reuse文件兼容性并不总是完美的跨版本合作时先确认双方版本和Reuse工具的兼容性或者在PCB导入网表后重新创建Reuse模块不要直接拿别人发来的模块文件硬用。
