干了这么多年高速接口我越来越觉得PCIe协议栈里最难啃的并不是枚举过程也不是DMA驱动而是Physical Layer的电气部分。很多人习惯把PCIe当成一组跑通就行的数字总线结果一旦开始调板子遇到链路不稳定、误码率超标、插上就掉链子最后八成要翻回PCI-SIG那份Base Spec的第8章。标题里说的PCIe Electrical PHY指的就是这一块尤其是SPEC第8章里规定的发射端、接收端、参考时钟、通道特性等一整套电气指标。这篇是这个系列的第四篇我准备直接拆开第8章把哪些参数是必须盯死的、哪些测试是量产前必须做的、调试时会踩哪些坑一次性说透。无论你是刚入门PCIe想做pcie学习还是已经在做pcie转网口电路设计、M.2接口产品、甚至树莓派5的M.2 HAT转接板只要涉及物理层就绕不开这份电气指标。接口形态从mini PCIe变成M.2速率从2.5GT/s一路涨到64GT/s底层phy的要求只会越来越严。今天不讲虚的直接按SPEC的电气子块逻辑来。1. 为什么要花大力气啃SPEC第8章1.1 第8章到底管哪些东西很多工程师学PCIe第一步往往是去看枚举流程、配置空间、BAR地址映射这些属于逻辑层和事物层的内容在Base Spec的较靠前章节里。真正到了硬件设计阶段你需要的其实是物理层电气参数而这部分体系非常庞大在SPEC里通常被称为Electrical Sub-block也就是标题里说的第8章。打开这一章你会看到几个大方向的内容发送端TX的电参数、接收端RX的电参数、参考时钟要求、通道Channel的损耗与反射指标还有测试负载和测试方法。说得更直白一点从PCIe控制器出来的差分信号经过PHY、封装、PCB走线、连接器再到对端设备这一段物理链路上所有的电压、时间、阻抗、抖动、串扰指标都是第8章或者与之配套的规范在约束。很多人会问我平时只调软件了解这些有什么用举个例子系统跑着跑着出现偶发性错误软件上反复抓log都找不到原因最后用示波器看眼图才发现TX端预加重参数不对接收端均衡能力不够这种问题没有电气指标概念根本无从下手。再比如你在网卡上做PCIe bridge转接明明链路训练能通过一跑吞吐就出错多半也和电气余量不够、返回损耗太大有关。1.2 从PCIe 3.0到6.0电气指标的进化逻辑PCIe的速率演进是有明确路线的Gen1是2.5GT/sGen2是5GT/sGen3做到8GT/sGen4是16GT/sGen5是32GT/sGen6直接到64GT/s。其中Gen1和Gen2用的是NRZ编码从Gen3开始还是NRZ但引入了更复杂的发送端均衡和接收端均衡到了Gen6则转向PAM4调制电气指标的变化跨度非常大。这里有一个很多人忽视的底层逻辑速率越高单个UIUnit Interval的时间窗口就越短。Gen1的UI是400psGen3是125psGen5就缩到约31.25psGen6采用PAM4之后每个符号的宽度虽然到31.25ps但每个符号携带两个bit幅度上的电平从两档变成四档对信噪比和线性度的要求反而更苛刻。也就是说Spec里电参数并不是简单按速率等比缩放的而是不断在增加新的约束维度比如Gen3往后重点强调TX的preset与去加重Gen6则更强调信号的线性度和均衡器精度。所以做PCIe相关硬件或者底层软件如果不了解电气PHY很容易在项目后期被各种眼图闭合、误码率超标问题拖住。提前读懂第8章等于把可能踩的坑提前标记出来。2. 发射端与接收端的核心电指标2.1 TX端电压摆幅、转换率与预加重发射端是整个电气链路的起点第8章对TX的规定通常围绕差分输出电压、摆幅范围、转换率Slew Rate、去加重/预加重系数、抖动等几个维度展开。先看电压摆幅PCIe的TX差分峰峰值并不是固定值而是给出一个范围。实际设计中太高的摆幅会让EMI变差太低的摆幅又压不住噪声和串扰。很多刚接触PCIe的同学会觉得既然Spec给了范围那我把输出调到最大总没错其实不然。摆幅过大会加剧反射和EMI并且在接收端可能引起线性度问题。在我的项目里一般会根据通道插损情况选择中间偏上的档位然后通过仿真确认。再就是转换率也就是信号上升沿和下降沿的快慢。转换率太快高频成分增加EMI风险和串扰都会变大转换率太慢信号在UI窗口内可能稳定不下来接收端采样阶段就会出问题。第8章里对转换率的校验方式通常有特定测试负载和测试点定义这一点别看文档觉得啰嗦真到做一致性测试时如果测试点选错了测出来的眼图完全不能反映真实情况。预加重可能是PCIe电气指标里最需要理解的概念。因为PCB走线、连接器、过孔这些东西本质上都是低通特性信号经过长距离传输后高频分量衰减远大于低频分量结果就会让上升沿变缓相邻bit之间互相干扰这就是码间干扰ISI。为了对抗这种影响发送端会故意在跳变沿上把信号推得更猛一些而在连续相同bit时适当压低一点这种处理在PCIe里面叫De-emphasis或者更通用的叫TxEQ。链路训练时PCIe的LTSSM状态机会协商一组TX preset参数这其实就是让链路自动寻找最优的发送端均衡设置。实践里我遇到过不少情况链路能训练成功但信号质量临界试了很多软件配置都不稳定最后把目光切回PHY的TX preset设置问题就解决了。所以做PCIe板的同学不要只盯着软件寄存器第8章关于均衡的描述虽然看起来是模拟电路概念但它直接影响你能跑多高的速率、在多长的走线下保持稳定。2.2 RX端灵敏度与均衡能力接收端指标里最基础的是接收灵敏度也就是在多大的最小差分信号幅度下接收机依然能够正确恢复数据。这个指标看着简单实际上很容易被表面误解。接收灵敏度不是只看幅度还和参考时钟质量、抖动容限、共模电压噪声都有关系。比如两个板卡互联时对端设备发送端有一个共模电压如果两端共模控制差异太大可能导致输入范围内出现偏置偏移灵敏度实际是打了折的。从Gen3开始RX端的均衡能力变得格外重要。因为信号到了接收端已经被通道损耗和串扰折腾得眼图几乎闭合必须靠接收端的连续时间线性均衡器CTLE和判决反馈均衡器DFE把高频分量重新抬起来。CTLE相当于一个高通滤波器抬升高频增益DFE则是利用前面几个bit的判决结果去抵消当前bit受到的ISI干扰。很多工程新人问我怎么判断一个接收端均衡好不好眼图是最直观的体现。如果实测眼图上下眼皮高度不对称、眼宽明显窄多半是均衡没有收敛或者DFE抽头数量不够。更直接的判断方式是做误码率测试PCIe传统上叫做BER测试通常把误码率目标定在1e-12量级。要真的跑到这个量级测试时间很长所以工程上往往会用示波器测量眼图并结合仿真模型做预算而不是一根一根bit去数。2.3 抖动时间域上的“噪声”抖动在PCIe电气指标里占了相当大的篇幅。简单来说信号边沿应该在理想的时间点跳变但实际会因为各种原因偏离这种时间上的偏移就是抖动。抖动可以拆成随机抖动和确定性抖动两大类确定性抖动里又包含周期性抖动、数据相关抖动、占空比失真等。参考时钟的抖动是系统级的大坑。PCIe的参考时钟通常是100MHz差分时钟如果这个时钟的相位噪声不好经过PHY内部的PLL倍频之后高速串行数据上的抖动会被放大很多倍。比如100MHz时钟上有1ps的抖动倍频到8GHz的串行速率之后抖动在时间上的占比就可能变得相当可观。这也是为什么明明TX输出电参数都没问题眼图却差了最后查到参考时钟芯片就找到根源。工程中处理抖动问题我的习惯是先看频谱再分成分。用频谱分析仪或者示波器抖动分析功能看看抖动主要能量集中在哪个频段如果是特定频率的尖峰往往来自开关电源或时钟芯片的杂散如果是宽带底噪通常来自电源噪声或者参考时钟相噪。PCIe的链路对参考时钟的抖动有明确的频谱掩码要求这些内容在Spec第8章配套的时钟规范里写得非常清楚虽然读起来枯燥但针对性排查时就是救命稻草。3. 时钟架构、弹性缓存与布线等长问题3.1 参考时钟架构与频偏PCIe系统里参考时钟扮演着“心跳”的角色。常见架构有三种一种是Common Reference Clock也就是收发两端共享同一颗参考时钟源一种是Separate Reference Clock with Independent Spread Spectrum两端各自用独立的参考时钟还有一种是独立的参考时钟不使用展频。不同架构下PHY允许的频偏范围是不同的。这里要解释一下频偏。无论是晶振还是时钟发生器实际输出频率都不可能绝对精准总会和标称值差几个到几百个ppm。比如100MHz标称时钟如果频偏是100ppm实际频率就可能是100MHz ± 10kHz。PCIe规范会对参考时钟的容限作出要求工程上一般按几百ppm以内的范围来规划具体数值一定要以手头版本的Spec为准。在CRC架构下收发两端虽然“共享”参考时钟但从时钟源到两端PHY PLL的路径上因为PCB走线长度不同、负载不同、PLL本身的跟踪带宽不同到达串行器/解串器时仍可能产生微小频率差。而在SRIS架构下两端各用各的时钟频率差异就更加明显了。无论哪种架构只要存在频率差就会引出一个经典的工程问题接收端的本地时钟和恢复出来的数据时钟不同步这就是弹性缓存器出来救场的地方。3.2 弹性缓冲器如何把频偏“吃掉”弹性缓冲器Elastic Buffer是所有PCIe PHY里都有的模块。听起来很玄我们把它拆开看。接收端在恢复数据的时候数据里的时钟逻辑是从串行信号里恢复出来的这个恢复时钟跟随发送端的频率。而接收端本地还有一个用于并行数据处理的时钟这个时钟跟随接收端自己的参考时钟。当两端频率存在微小的ppm级差异时如果直接把恢复出来的数据交给本地时钟域时间一长FIFO要么被写满要么被读空。怎么解决PCIe的物理层定义了一套SKP有序字符集。当接收端发现弹性缓冲器快要溢出时就在数据流里主动丢弃一个SKP符号当发现缓冲器快要下溢时就在数据流里主动插入一个SKP符号。SKP是专门用来占位的符号协议栈解析数据时会自动忽略它所以这种插删操作对上层是透明的。我们来算一笔账。假设发送端和接收端的频率差是100ppm运行在8GT/s速率下每秒会有多少bit的差异8Gbps乘以100ppm就是800kbps也就是每秒差了800kbit。换算成字节大概每秒100KB的数量级。如果不靠SKP机制去插删弹性缓冲器的深度再多也扛不住这种累积效应。理解了这一点再去看连不上、偶尔掉链子的问题思路就清晰了。很多调试案例最终都指向参考时钟频偏超出允许范围或者SKP插删处理逻辑在FPGA实现里有bug这些都需要从电气和协议两层协同去排查光靠逻辑仿真根本发现不了。3.3 差分对等长到底等不等高速PCB布线时经常听到“等长”的要求。但等长分成两种一种是差分对内等长也就是同一对差分信号P和N之间的长度差另一种是不同lane之间的等长。很多人会把这两者搞混然后做出错误的设计决策。对内等长非常关键。差分信号靠的是P和N之间的电压差来传递信息如果P和N走线长度不一致信号到达接收端的时间就会有偏差这部分偏差叫对内skew。它会把一部分差分信号转成共模分量导致接收端的差分接收质量下降同时增加EMI辐射。PCIe规范对对内skew有严格的上限要求在PCB设计里通常要求在mil级别以内具体数值设计规则一般会参照芯片手册或Spec建议。你可以用一个很简单的比喻来理解两个人划船必须同时左桨右桨配合如果一左一右时间对不上船就会歪力量被消耗掉大半。不同lane之间的等长则没有那么绝对。PCIe协议在链路训练阶段有专门的deskew机制会测量各lane之间的skew并通过逻辑层补偿所以lane与lane之间差个几百mil甚至更长协议上通常可以容忍。但工程上我依然建议尽量让同组的lane长度接近一方面是为了给时序预算留更多余量另一方面是保证各lane插损一致性避免个别lane因为走线特别长而成为瓶颈。换句话说short的约束主要是“正交性”要求long的约束主要是“一致性”要求。4. 合规性测试与调试现场经验4.1 眼图与模板测试眼图是电气PHY调试里最直观的工具。把大量UI重叠显示在示波器屏幕上就会形成“眼睛”形状眼睛睁开越大信号质量越好。PCIe的一致性测试通常会在指定的测试点上测量眼图并要求信号不能落入模板区域内模板就是Spec规定的一个禁区多边形信号一旦碰到模板判为不合格。眼图测试要注意几个容易翻车的地方。第一是测试点位置PCIe规范对测试点有明确定义通常在芯片引脚或者连接器远端用示波器探头去点测时如果不使用专用测试夹具探头的负载效应会明显改变高频响应测出来的眼图偏悲观或者偏乐观都有可能。第二是触发源最好用参考时钟或者恢复时钟做触发否则眼图叠加的位置不正确眼睛形状会失真。第三是温度和电压条件Spec的一致性测试往往规定在常温或指定电压范围但工程上还要额外做高温、低电压下的margin测试很多量产问题都是在高低温和电压边沿才暴露出来的。把眼图测试和你常听的pcie带宽测试区分开带宽测试属于协议层应用层测试看的是吞吐量眼图测试看的是物理层信号质量。如果吞吐量低或者不稳定优先查眼图尺度再跳到协议层分析重传机制。4.2 S参数、回波损耗与串扰PCB走线和连接器的电气特性在第8章里通常体现为通道指标核心就是S参数。其中回波损耗和插损是最基本的两个参数。回波损耗反映阻抗不匹配的程度。信号沿着走线传播时如果遇到阻抗突变点比如过孔、连接器、焊盘颈部一部分能量会被反射回发送端。反射能量大意味着到达接收端的有效信号幅度降低还可能在链路上形成多次反射叠加出更差的眼图。PCIe对回波损耗有频域模板要求设计阶段通过阻抗控制和过孔优化来满足。插损则是信号从发送端到接收端所经历的衰减主要由导体损耗和介质损耗构成。频率越高介质损耗越明显PCIe速率提升后通道插损预算非常紧张。工程上常说做一根PCIe Gen3以上的走线时要控制总插损不要超过某个预算值预算值和PCB材料、走线长度、过孔数量直接相关。高频板材比如M6G级别还是普通FR4差距非常大这也是为什么做PCIe Gen4、Gen5的板子必须注意板材选型。串扰在近距离平行走线之间尤为突出尤其现在板卡空间紧张高速差分对之间有时只留很窄的间距。串扰会让接收端在正确信号上叠加上噪声表现为眼图上眼皮变厚、抖动增大。PCB设计时一般会做3W原则或者加屏蔽地孔但更可靠的做法是先做通道仿真把最差情况下的串扰预算跑出来再决定间距和层叠。4.3 常见问题排查速查表做PCIe调试这么多年我总结过一张问题排查表每次遇到奇怪问题都按这个思路先走一遍能省不少时间。现象优先怀疑方向排查手段链路训练反复失败参考时钟频偏异常、TX端眼图闭合频率计测参考时钟、示波器看TX眼图能跑通但吞吐量低链路降速、RX均衡不足、严重重传查Link Status寄存器、统计PCIe错误计数偶发NRZ错误电源噪声、参考时钟抖动、串扰频谱分析仪看时钟相噪、时域测眼图叠加高温下突然失效摆幅衰减、均衡余量不足、材料损耗随温漂高温箱实测、对比常温与高温眼图插拔后无法识别连接器阻抗突变、供电时序、复位时序验证供电和PERST时序、测回波损耗表格没法展开讲细节但有一条规律是通用的先从物理层看起再看事务层。很多软件工程师遇到偶发性错误习惯性去抓驱动日志结果日志里只有一堆重传计数根本找不到根因。反过来先从参考时钟频偏查起再去量TX眼图最后看S参数往往能找到点。实际项目中我见过最典型的案例是某个PCIe转M.2接口的小板子插上NVMe固态后偶尔识别不到。软件上反复检查都没结果后来测发现是连接器处的阻抗不连续导致回波损耗在某个频段超标训练时会话总在特定速率上失败。这个从日志层面几乎无法发现只有用TDR做阻抗剖面才看清。还有一次问题出在弹性缓冲器相关的SKP处理逻辑。那不是在硬件电路板上而是在FPGA实现的PCIe PHY里恢复时钟和本地时钟的频率差稍微大一点SKP插入逻辑偶尔来不及处理导致FIFO溢出。这个问题用纯逻辑仿真很难激发只有把两端参考时钟改成独立源并人为拉开频偏才复现出来。这也印证了第3节讲的时钟架构和频偏处理是电气PHY里看不见但绝不能丢的一环。随着接口形态不断变化mini PCIe被M.2取代M.2又被越来越多地用在各种扩展卡上但PCIe的电气PHY规范始终是同一套体系。物理层离上层应用很远可它恰恰是整条链路的地基。做PCIe相关工作的朋友如果能把第8章的这些指标转化到自己的设计规则里再看链路问题的时候会踏实很多。我个人习惯是每到一个新项目先把目标速率对应的电气指标、测试条件、参考时钟要求全部摘出来做成checklist再开始画板。画板的时候对着checklist逐项确认等板子回来做一致性测试时会非常顺利。对纯粹跑软件的人来说这些内容可能觉得枯燥但一旦碰到硬件问题它反而是最省时间的方向。
PCIe电气PHY核心指标与调试实战：从第8章到眼图测试
干了这么多年高速接口我越来越觉得PCIe协议栈里最难啃的并不是枚举过程也不是DMA驱动而是Physical Layer的电气部分。很多人习惯把PCIe当成一组跑通就行的数字总线结果一旦开始调板子遇到链路不稳定、误码率超标、插上就掉链子最后八成要翻回PCI-SIG那份Base Spec的第8章。标题里说的PCIe Electrical PHY指的就是这一块尤其是SPEC第8章里规定的发射端、接收端、参考时钟、通道特性等一整套电气指标。这篇是这个系列的第四篇我准备直接拆开第8章把哪些参数是必须盯死的、哪些测试是量产前必须做的、调试时会踩哪些坑一次性说透。无论你是刚入门PCIe想做pcie学习还是已经在做pcie转网口电路设计、M.2接口产品、甚至树莓派5的M.2 HAT转接板只要涉及物理层就绕不开这份电气指标。接口形态从mini PCIe变成M.2速率从2.5GT/s一路涨到64GT/s底层phy的要求只会越来越严。今天不讲虚的直接按SPEC的电气子块逻辑来。1. 为什么要花大力气啃SPEC第8章1.1 第8章到底管哪些东西很多工程师学PCIe第一步往往是去看枚举流程、配置空间、BAR地址映射这些属于逻辑层和事物层的内容在Base Spec的较靠前章节里。真正到了硬件设计阶段你需要的其实是物理层电气参数而这部分体系非常庞大在SPEC里通常被称为Electrical Sub-block也就是标题里说的第8章。打开这一章你会看到几个大方向的内容发送端TX的电参数、接收端RX的电参数、参考时钟要求、通道Channel的损耗与反射指标还有测试负载和测试方法。说得更直白一点从PCIe控制器出来的差分信号经过PHY、封装、PCB走线、连接器再到对端设备这一段物理链路上所有的电压、时间、阻抗、抖动、串扰指标都是第8章或者与之配套的规范在约束。很多人会问我平时只调软件了解这些有什么用举个例子系统跑着跑着出现偶发性错误软件上反复抓log都找不到原因最后用示波器看眼图才发现TX端预加重参数不对接收端均衡能力不够这种问题没有电气指标概念根本无从下手。再比如你在网卡上做PCIe bridge转接明明链路训练能通过一跑吞吐就出错多半也和电气余量不够、返回损耗太大有关。1.2 从PCIe 3.0到6.0电气指标的进化逻辑PCIe的速率演进是有明确路线的Gen1是2.5GT/sGen2是5GT/sGen3做到8GT/sGen4是16GT/sGen5是32GT/sGen6直接到64GT/s。其中Gen1和Gen2用的是NRZ编码从Gen3开始还是NRZ但引入了更复杂的发送端均衡和接收端均衡到了Gen6则转向PAM4调制电气指标的变化跨度非常大。这里有一个很多人忽视的底层逻辑速率越高单个UIUnit Interval的时间窗口就越短。Gen1的UI是400psGen3是125psGen5就缩到约31.25psGen6采用PAM4之后每个符号的宽度虽然到31.25ps但每个符号携带两个bit幅度上的电平从两档变成四档对信噪比和线性度的要求反而更苛刻。也就是说Spec里电参数并不是简单按速率等比缩放的而是不断在增加新的约束维度比如Gen3往后重点强调TX的preset与去加重Gen6则更强调信号的线性度和均衡器精度。所以做PCIe相关硬件或者底层软件如果不了解电气PHY很容易在项目后期被各种眼图闭合、误码率超标问题拖住。提前读懂第8章等于把可能踩的坑提前标记出来。2. 发射端与接收端的核心电指标2.1 TX端电压摆幅、转换率与预加重发射端是整个电气链路的起点第8章对TX的规定通常围绕差分输出电压、摆幅范围、转换率Slew Rate、去加重/预加重系数、抖动等几个维度展开。先看电压摆幅PCIe的TX差分峰峰值并不是固定值而是给出一个范围。实际设计中太高的摆幅会让EMI变差太低的摆幅又压不住噪声和串扰。很多刚接触PCIe的同学会觉得既然Spec给了范围那我把输出调到最大总没错其实不然。摆幅过大会加剧反射和EMI并且在接收端可能引起线性度问题。在我的项目里一般会根据通道插损情况选择中间偏上的档位然后通过仿真确认。再就是转换率也就是信号上升沿和下降沿的快慢。转换率太快高频成分增加EMI风险和串扰都会变大转换率太慢信号在UI窗口内可能稳定不下来接收端采样阶段就会出问题。第8章里对转换率的校验方式通常有特定测试负载和测试点定义这一点别看文档觉得啰嗦真到做一致性测试时如果测试点选错了测出来的眼图完全不能反映真实情况。预加重可能是PCIe电气指标里最需要理解的概念。因为PCB走线、连接器、过孔这些东西本质上都是低通特性信号经过长距离传输后高频分量衰减远大于低频分量结果就会让上升沿变缓相邻bit之间互相干扰这就是码间干扰ISI。为了对抗这种影响发送端会故意在跳变沿上把信号推得更猛一些而在连续相同bit时适当压低一点这种处理在PCIe里面叫De-emphasis或者更通用的叫TxEQ。链路训练时PCIe的LTSSM状态机会协商一组TX preset参数这其实就是让链路自动寻找最优的发送端均衡设置。实践里我遇到过不少情况链路能训练成功但信号质量临界试了很多软件配置都不稳定最后把目光切回PHY的TX preset设置问题就解决了。所以做PCIe板的同学不要只盯着软件寄存器第8章关于均衡的描述虽然看起来是模拟电路概念但它直接影响你能跑多高的速率、在多长的走线下保持稳定。2.2 RX端灵敏度与均衡能力接收端指标里最基础的是接收灵敏度也就是在多大的最小差分信号幅度下接收机依然能够正确恢复数据。这个指标看着简单实际上很容易被表面误解。接收灵敏度不是只看幅度还和参考时钟质量、抖动容限、共模电压噪声都有关系。比如两个板卡互联时对端设备发送端有一个共模电压如果两端共模控制差异太大可能导致输入范围内出现偏置偏移灵敏度实际是打了折的。从Gen3开始RX端的均衡能力变得格外重要。因为信号到了接收端已经被通道损耗和串扰折腾得眼图几乎闭合必须靠接收端的连续时间线性均衡器CTLE和判决反馈均衡器DFE把高频分量重新抬起来。CTLE相当于一个高通滤波器抬升高频增益DFE则是利用前面几个bit的判决结果去抵消当前bit受到的ISI干扰。很多工程新人问我怎么判断一个接收端均衡好不好眼图是最直观的体现。如果实测眼图上下眼皮高度不对称、眼宽明显窄多半是均衡没有收敛或者DFE抽头数量不够。更直接的判断方式是做误码率测试PCIe传统上叫做BER测试通常把误码率目标定在1e-12量级。要真的跑到这个量级测试时间很长所以工程上往往会用示波器测量眼图并结合仿真模型做预算而不是一根一根bit去数。2.3 抖动时间域上的“噪声”抖动在PCIe电气指标里占了相当大的篇幅。简单来说信号边沿应该在理想的时间点跳变但实际会因为各种原因偏离这种时间上的偏移就是抖动。抖动可以拆成随机抖动和确定性抖动两大类确定性抖动里又包含周期性抖动、数据相关抖动、占空比失真等。参考时钟的抖动是系统级的大坑。PCIe的参考时钟通常是100MHz差分时钟如果这个时钟的相位噪声不好经过PHY内部的PLL倍频之后高速串行数据上的抖动会被放大很多倍。比如100MHz时钟上有1ps的抖动倍频到8GHz的串行速率之后抖动在时间上的占比就可能变得相当可观。这也是为什么明明TX输出电参数都没问题眼图却差了最后查到参考时钟芯片就找到根源。工程中处理抖动问题我的习惯是先看频谱再分成分。用频谱分析仪或者示波器抖动分析功能看看抖动主要能量集中在哪个频段如果是特定频率的尖峰往往来自开关电源或时钟芯片的杂散如果是宽带底噪通常来自电源噪声或者参考时钟相噪。PCIe的链路对参考时钟的抖动有明确的频谱掩码要求这些内容在Spec第8章配套的时钟规范里写得非常清楚虽然读起来枯燥但针对性排查时就是救命稻草。3. 时钟架构、弹性缓存与布线等长问题3.1 参考时钟架构与频偏PCIe系统里参考时钟扮演着“心跳”的角色。常见架构有三种一种是Common Reference Clock也就是收发两端共享同一颗参考时钟源一种是Separate Reference Clock with Independent Spread Spectrum两端各自用独立的参考时钟还有一种是独立的参考时钟不使用展频。不同架构下PHY允许的频偏范围是不同的。这里要解释一下频偏。无论是晶振还是时钟发生器实际输出频率都不可能绝对精准总会和标称值差几个到几百个ppm。比如100MHz标称时钟如果频偏是100ppm实际频率就可能是100MHz ± 10kHz。PCIe规范会对参考时钟的容限作出要求工程上一般按几百ppm以内的范围来规划具体数值一定要以手头版本的Spec为准。在CRC架构下收发两端虽然“共享”参考时钟但从时钟源到两端PHY PLL的路径上因为PCB走线长度不同、负载不同、PLL本身的跟踪带宽不同到达串行器/解串器时仍可能产生微小频率差。而在SRIS架构下两端各用各的时钟频率差异就更加明显了。无论哪种架构只要存在频率差就会引出一个经典的工程问题接收端的本地时钟和恢复出来的数据时钟不同步这就是弹性缓存器出来救场的地方。3.2 弹性缓冲器如何把频偏“吃掉”弹性缓冲器Elastic Buffer是所有PCIe PHY里都有的模块。听起来很玄我们把它拆开看。接收端在恢复数据的时候数据里的时钟逻辑是从串行信号里恢复出来的这个恢复时钟跟随发送端的频率。而接收端本地还有一个用于并行数据处理的时钟这个时钟跟随接收端自己的参考时钟。当两端频率存在微小的ppm级差异时如果直接把恢复出来的数据交给本地时钟域时间一长FIFO要么被写满要么被读空。怎么解决PCIe的物理层定义了一套SKP有序字符集。当接收端发现弹性缓冲器快要溢出时就在数据流里主动丢弃一个SKP符号当发现缓冲器快要下溢时就在数据流里主动插入一个SKP符号。SKP是专门用来占位的符号协议栈解析数据时会自动忽略它所以这种插删操作对上层是透明的。我们来算一笔账。假设发送端和接收端的频率差是100ppm运行在8GT/s速率下每秒会有多少bit的差异8Gbps乘以100ppm就是800kbps也就是每秒差了800kbit。换算成字节大概每秒100KB的数量级。如果不靠SKP机制去插删弹性缓冲器的深度再多也扛不住这种累积效应。理解了这一点再去看连不上、偶尔掉链子的问题思路就清晰了。很多调试案例最终都指向参考时钟频偏超出允许范围或者SKP插删处理逻辑在FPGA实现里有bug这些都需要从电气和协议两层协同去排查光靠逻辑仿真根本发现不了。3.3 差分对等长到底等不等高速PCB布线时经常听到“等长”的要求。但等长分成两种一种是差分对内等长也就是同一对差分信号P和N之间的长度差另一种是不同lane之间的等长。很多人会把这两者搞混然后做出错误的设计决策。对内等长非常关键。差分信号靠的是P和N之间的电压差来传递信息如果P和N走线长度不一致信号到达接收端的时间就会有偏差这部分偏差叫对内skew。它会把一部分差分信号转成共模分量导致接收端的差分接收质量下降同时增加EMI辐射。PCIe规范对对内skew有严格的上限要求在PCB设计里通常要求在mil级别以内具体数值设计规则一般会参照芯片手册或Spec建议。你可以用一个很简单的比喻来理解两个人划船必须同时左桨右桨配合如果一左一右时间对不上船就会歪力量被消耗掉大半。不同lane之间的等长则没有那么绝对。PCIe协议在链路训练阶段有专门的deskew机制会测量各lane之间的skew并通过逻辑层补偿所以lane与lane之间差个几百mil甚至更长协议上通常可以容忍。但工程上我依然建议尽量让同组的lane长度接近一方面是为了给时序预算留更多余量另一方面是保证各lane插损一致性避免个别lane因为走线特别长而成为瓶颈。换句话说short的约束主要是“正交性”要求long的约束主要是“一致性”要求。4. 合规性测试与调试现场经验4.1 眼图与模板测试眼图是电气PHY调试里最直观的工具。把大量UI重叠显示在示波器屏幕上就会形成“眼睛”形状眼睛睁开越大信号质量越好。PCIe的一致性测试通常会在指定的测试点上测量眼图并要求信号不能落入模板区域内模板就是Spec规定的一个禁区多边形信号一旦碰到模板判为不合格。眼图测试要注意几个容易翻车的地方。第一是测试点位置PCIe规范对测试点有明确定义通常在芯片引脚或者连接器远端用示波器探头去点测时如果不使用专用测试夹具探头的负载效应会明显改变高频响应测出来的眼图偏悲观或者偏乐观都有可能。第二是触发源最好用参考时钟或者恢复时钟做触发否则眼图叠加的位置不正确眼睛形状会失真。第三是温度和电压条件Spec的一致性测试往往规定在常温或指定电压范围但工程上还要额外做高温、低电压下的margin测试很多量产问题都是在高低温和电压边沿才暴露出来的。把眼图测试和你常听的pcie带宽测试区分开带宽测试属于协议层应用层测试看的是吞吐量眼图测试看的是物理层信号质量。如果吞吐量低或者不稳定优先查眼图尺度再跳到协议层分析重传机制。4.2 S参数、回波损耗与串扰PCB走线和连接器的电气特性在第8章里通常体现为通道指标核心就是S参数。其中回波损耗和插损是最基本的两个参数。回波损耗反映阻抗不匹配的程度。信号沿着走线传播时如果遇到阻抗突变点比如过孔、连接器、焊盘颈部一部分能量会被反射回发送端。反射能量大意味着到达接收端的有效信号幅度降低还可能在链路上形成多次反射叠加出更差的眼图。PCIe对回波损耗有频域模板要求设计阶段通过阻抗控制和过孔优化来满足。插损则是信号从发送端到接收端所经历的衰减主要由导体损耗和介质损耗构成。频率越高介质损耗越明显PCIe速率提升后通道插损预算非常紧张。工程上常说做一根PCIe Gen3以上的走线时要控制总插损不要超过某个预算值预算值和PCB材料、走线长度、过孔数量直接相关。高频板材比如M6G级别还是普通FR4差距非常大这也是为什么做PCIe Gen4、Gen5的板子必须注意板材选型。串扰在近距离平行走线之间尤为突出尤其现在板卡空间紧张高速差分对之间有时只留很窄的间距。串扰会让接收端在正确信号上叠加上噪声表现为眼图上眼皮变厚、抖动增大。PCB设计时一般会做3W原则或者加屏蔽地孔但更可靠的做法是先做通道仿真把最差情况下的串扰预算跑出来再决定间距和层叠。4.3 常见问题排查速查表做PCIe调试这么多年我总结过一张问题排查表每次遇到奇怪问题都按这个思路先走一遍能省不少时间。现象优先怀疑方向排查手段链路训练反复失败参考时钟频偏异常、TX端眼图闭合频率计测参考时钟、示波器看TX眼图能跑通但吞吐量低链路降速、RX均衡不足、严重重传查Link Status寄存器、统计PCIe错误计数偶发NRZ错误电源噪声、参考时钟抖动、串扰频谱分析仪看时钟相噪、时域测眼图叠加高温下突然失效摆幅衰减、均衡余量不足、材料损耗随温漂高温箱实测、对比常温与高温眼图插拔后无法识别连接器阻抗突变、供电时序、复位时序验证供电和PERST时序、测回波损耗表格没法展开讲细节但有一条规律是通用的先从物理层看起再看事务层。很多软件工程师遇到偶发性错误习惯性去抓驱动日志结果日志里只有一堆重传计数根本找不到根因。反过来先从参考时钟频偏查起再去量TX眼图最后看S参数往往能找到点。实际项目中我见过最典型的案例是某个PCIe转M.2接口的小板子插上NVMe固态后偶尔识别不到。软件上反复检查都没结果后来测发现是连接器处的阻抗不连续导致回波损耗在某个频段超标训练时会话总在特定速率上失败。这个从日志层面几乎无法发现只有用TDR做阻抗剖面才看清。还有一次问题出在弹性缓冲器相关的SKP处理逻辑。那不是在硬件电路板上而是在FPGA实现的PCIe PHY里恢复时钟和本地时钟的频率差稍微大一点SKP插入逻辑偶尔来不及处理导致FIFO溢出。这个问题用纯逻辑仿真很难激发只有把两端参考时钟改成独立源并人为拉开频偏才复现出来。这也印证了第3节讲的时钟架构和频偏处理是电气PHY里看不见但绝不能丢的一环。随着接口形态不断变化mini PCIe被M.2取代M.2又被越来越多地用在各种扩展卡上但PCIe的电气PHY规范始终是同一套体系。物理层离上层应用很远可它恰恰是整条链路的地基。做PCIe相关工作的朋友如果能把第8章的这些指标转化到自己的设计规则里再看链路问题的时候会踏实很多。我个人习惯是每到一个新项目先把目标速率对应的电气指标、测试条件、参考时钟要求全部摘出来做成checklist再开始画板。画板的时候对着checklist逐项确认等板子回来做一致性测试时会非常顺利。对纯粹跑软件的人来说这些内容可能觉得枯燥但一旦碰到硬件问题它反而是最省时间的方向。
