1. 先搞清楚LMK04828到底在系统里扮演什么角色LMK04828这颗芯片如果你只是翻数据手册很容易被它那几十页的寄存器映射和密密麻麻的引脚定义劝退。但如果你手头正在调试一块高速ADC采集板或者JESD204B链路那它大概率就是你绕不开的那道坎。我在第一次接触它的时候踩过的最大一个坑就是把它当成一颗普通的时钟Buffer来用结果JESD204B链路死活建不起来查了两天才发现是SYSREF的时序压根没配对。所以这篇内容我想从实际工程的角度把LMK04828从引脚功能到JESD204B同步的完整配置流程梳理一遍。适合正在做高速数据采集、软件无线电、相控阵前端或者任何涉及JESD204B接口的硬件工程师和FPGA开发者阅读。不管你是刚拿到板子第一次上电还是已经调了一阵子但链路稳定性有问题下面这些内容应该都能帮你少走一些弯路。LMK04828是TI推出的一款超低抖动时钟发生器加抖动清除器支持JESD204B标准里定义的Subclass 0、Subclass 1和Subclass 2。它的核心能力可以拆成三块来理解第一块是抖动清除通过内部的双环PLL结构把外部参考时钟的相位噪声“洗”干净第二块是时钟分配14路输出可以独立配置成不同的频率和格式给ADC、DAC、FPGA分别供时钟第三块是SYSREF生成这是JESD204B Subclass 1同步的关键SYSREF信号的相位必须和器件时钟保持确定的确定性关系。很多人第一次看框图会觉得“不就是个PLL吗”但LMK04828的PLL结构跟普通时钟芯片有本质区别。它内部有两个PLL级联PLL1负责锁定外部VCXO或OCXO把参考时钟的抖动清理掉PLL2负责把VCXO的输出倍频到VCO频率再分频输出。这种双环结构的目的是让输出时钟的抖动性能接近VCXO本身的水平而不是被参考时钟的抖动拖累。理解这一点对后面配置寄存器时为什么要在PLL1和PLL2之间做取舍非常关键。2. 引脚功能拆解哪些脚必须优先处理哪些可以缓一缓2.1 电源与地引脚的分组逻辑LMK04828的电源引脚不是随便分的它按照内部功能模块做了分组隔离。VCC1到VCC12这些引脚分别对应不同的PLL模块、VCO、输出驱动器等。我在画原理图的时候最容易被忽略的是VCC6和VCC7这两个引脚它们给PLL2的电荷泵和VCO供电如果这两个脚的电源纹波没处理好输出时钟的杂散会明显恶化。实际Layout的时候我的经验是每个电源引脚旁边必须放一个0.1uF的陶瓷电容紧贴引脚放置另外在电源入口处再放一个10uF的钽电容做低频滤波。PLL2相关的电源引脚最好单独从LDO拉一路过来不要和数字电路共用。地引脚方面LMK04828的GND引脚比较多但不需要每个都单独打孔可以按功能模块分组接地最后在芯片底部的大焊盘处汇合。2.2 时钟输入引脚CLKin0和CLKin1的选择策略LMK04828有两个参考时钟输入CLKin0和CLKin1。这两个输入可以配置成不同的模式比如CLKin0接外部参考CLKin1接VCXO反馈或者两个都接参考做冗余切换。我在实际项目中通常这样分配CLKin0接板上的高精度参考时钟比如来自OCXO的10MHzCLKin1接VCXO的输出作为PLL1的反馈。这里有个细节值得注意CLKin0和CLKin1的输入缓冲器可以配置成不同的模式比如Bipolar模式或者CMOS模式。如果你的参考时钟是LVDS或者LVPECL电平需要配置成对应的输入模式否则PLL1的锁定检测会一直报失锁。我遇到过一位同事把LVDS信号直接接到配置成CMOS模式的CLKin0上结果PLL1死活锁不住查了半天才发现是输入模式配错了。2.3 输出引脚14路输出的分组与灵活配置LMK04828有14路输出分成7对每对可以独立配置成不同的输出格式和频率。这些输出引脚的分组不是随意的它们和内部的时钟分频器有固定的对应关系。比如DCLKout0和DCLKout1是一组共用同一个分频器DCLKout2和DCLKout3是另一组以此类推。在JESD204B系统里我通常这样分配输出DCLKout0/1给ADC的采样时钟DCLKout2/3给FPGA的GT参考时钟DCLKout4/5给DAC的时钟DCLKout6/7输出SYSREF。剩下的输出可以留给其他外设或者做备份。这里的关键是SYSREF输出必须和器件时钟输出保持确定的相位关系所以SYSREF通常从和器件时钟同一组分频器输出或者通过内部延迟调整来对齐。2.4 SYNC引脚与SYSREF相关引脚SYNC引脚是JESD204B同步的关键控制信号。当FPGA拉低SYNC引脚时LMK04828会复位内部分频器使得所有输出的相位关系重新对齐。这个动作在JESD204B Subclass 1里是必须的因为多个ADC和FPGA之间的确定性延迟需要靠这个同步脉冲来建立。SYSREF的输出使能引脚和SYNC引脚要配合使用。我的做法是先用SYNC复位分频器等所有输出稳定后再使能SYSREF输出。如果顺序反了SYSREF的相位可能和器件时钟对不齐导致JESD204B链路建立失败。这个顺序在数据手册里没有特别强调但实际调试中非常关键。3. 双环PLL配置为什么不能只调PLL2就完事3.1 PLL1和PLL2的分工与耦合关系LMK04828的双环PLL结构是它性能的核心但也是配置复杂度的来源。PLL1的作用是锁定外部VCXO让VCXO的输出频率和参考时钟保持整数或分数关系。PLL2的作用是把VCXO的输出倍频到VCO频率通常是2.9GHz到3.1GHz左右然后再分频输出。很多人会问既然PLL2已经能倍频了为什么还要PLL1直接让PLL2锁参考时钟不行吗答案是PLL2的环路带宽通常比较窄如果直接锁参考时钟参考时钟的抖动会直接传递到输出。而PLL1的环路带宽可以做得比较宽配合VCXO的窄带滤波特性能把参考时钟的抖动清理掉。所以PLL1和PLL2的分工是PLL1负责“洗”抖动PLL2负责“倍”频率。3.2 环路滤波器参数的计算与取舍PLL1和PLL2的环路滤波器都需要外接电阻电容。这些参数不是随便选的需要根据VCXO的增益、电荷泵电流、分频比等参数计算。我通常用TI的Clock Design Tool或者PLLatinum Sim来算但工具给出的参数不一定最优还需要根据实际相位噪声测试结果微调。一个实用的经验是PLL1的环路带宽通常设在10Hz到100Hz之间这样既能跟踪参考时钟的慢漂移又能抑制参考时钟的宽带抖动。PLL2的环路带宽通常设在100kHz到1MHz之间保证对VCO噪声的抑制。如果PLL2的带宽设得太窄输出时钟的相位噪声在偏移频率较低的地方会变差设得太宽参考时钟的抖动又会漏过来。3.3 锁定检测与失锁处理LMK04828有锁定检测引脚可以输出PLL1和PLL2的锁定状态。在实际系统中这个引脚通常接到FPGA的GPIO上用来监控时钟芯片的工作状态。如果PLL失锁FPGA需要知道并采取相应措施比如复位JESD204B链路或者切换到备用时钟。我在调试时遇到过一种情况PLL1偶尔会失锁但很快又恢复。查下来发现是参考时钟的幅度不够导致PLL1的相位检测器偶尔判断错误。后来在CLKin0输入端加了一级放大器问题就解决了。所以如果你的系统对时钟稳定性要求很高参考时钟的幅度和斜率一定要用示波器确认不能只看频率对不对。4. JESD204B同步机制SYSREF的相位对齐是成败关键4.1 Subclass 1的确定性延迟原理JESD204B Subclass 1的核心是“确定性延迟”也就是说从ADC采样到FPGA收到数据这个延迟是固定可预测的。实现这个目标的关键是SYSREF信号。SYSREF是一个低频周期信号它的边沿和器件时钟的边沿有确定的相位关系。ADC和FPGA都用SYSREF来对齐各自的内部帧时钟从而建立确定性的数据延迟。LMK04828生成SYSREF的方式有两种一种是内部生成通过配置寄存器让SYSREF分频器从VCO分频得到另一种是外部输入从SYSREF引脚输入。大多数情况下用内部生成就够了因为这样SYSREF和器件时钟的相位关系由芯片内部保证不需要外部额外对齐。4.2 SYSREF与器件时钟的相位关系配置SYSREF和器件时钟的相位关系是通过寄存器里的延迟调整来配置的。LMK04828的SYSREF输出有精细的延迟调整能力可以以VCO周期为单位调整相位。在实际配置时我的做法是先用示波器同时抓器件时钟和SYSREF观察两者的边沿关系然后调整延迟寄存器让SYSREF的边沿落在器件时钟的稳定区域。这里有个坑SYSREF的延迟调整范围是有限的如果器件时钟的分频比很大SYSREF的边沿可能落在器件时钟的任意位置。这时候需要先调整器件时钟的分频比让SYSREF的周期是器件时钟周期的整数倍然后再微调延迟。我在一个项目中因为SYSREF和器件时钟的分频比没配好导致SYSREF的边沿正好落在器件时钟的跳变沿上JESD204B链路一直报错后来把SYSREF分频比改成和器件时钟同步的数值才解决。4.3 SYNC脉冲的时序要求SYNC脉冲的宽度和时序也有讲究。根据JESD204B标准SYNC脉冲需要至少两个器件时钟周期的宽度才能保证所有器件都能检测到。LMK04828的SYNC引脚内部有同步电路可以配置成边沿触发或者电平触发。我通常配置成电平触发因为这样FPGA可以精确控制SYNC的宽度。SYNC脉冲发出后LMK04828的内部时钟分频器会复位所有输出的相位关系重新对齐。这个过程需要一定的时间通常几十个时钟周期。在这段时间内输出时钟可能会有短暂的抖动或者相位跳变所以SYNC操作最好在系统初始化阶段完成不要在数据采集过程中频繁触发。5. 寄存器配置实战从零开始跑通一个JESD204B时钟方案5.1 配置流程的整体思路LMK04828的寄存器有几十个但不需要一个一个手动配。TI提供了TICS Pro软件可以通过图形界面配置所有参数然后导出寄存器列表。我的做法是先在TICS Pro里把频率规划好导出寄存器配置再通过SPI写入芯片。这样比手动算寄存器值靠谱得多。配置的整体顺序是先配PLL1再配PLL2然后配输出分频器和格式最后配SYSREF和SYNC相关寄存器。这个顺序不能乱因为PLL2的配置依赖于PLL1的锁定状态输出配置又依赖于PLL2的锁定状态。5.2 频率规划的具体步骤假设我们需要这样一个时钟方案参考时钟10MHzVCXO频率100MHzVCO频率3000MHzADC采样时钟250MHzFPGA参考时钟125MHzSYSREF频率7.8125MHz。下面是我在TICS Pro里的配置步骤配置PLL1参考时钟10MHzVCXO 100MHz所以PLL1的R分频器设为1N分频器设为10。PLL1的相位检测器频率为10MHz。配置PLL2VCXO 100MHzVCO 3000MHz所以PLL2的R分频器设为1N分频器设为30。PLL2的相位检测器频率为100MHz。配置输出ADC时钟250MHz从VCO 3000MHz分频分频比为12。FPGA参考时钟125MHz分频比为24。SYSREF 7.8125MHz分频比为384。配置SYSREF选择内部生成模式分频比设为384延迟根据示波器观察结果调整。这些参数在TICS Pro里输入后软件会自动计算寄存器值并生成配置列表。但要注意TICS Pro默认的环路滤波器参数不一定适合你的VCXO需要根据VCXO的增益和相位噪声特性调整。5.3 SPI写入与验证寄存器配置通过SPI接口写入LMK04828。SPI的时序在数据手册里有详细说明这里不展开。写入完成后需要验证PLL是否锁定。我的做法是先读锁定检测寄存器的值确认PLL1和PLL2都锁定再用示波器测输出时钟的频率和幅度确认输出正常最后用频谱仪测相位噪声确认抖动性能达标。如果PLL没有锁定首先检查参考时钟是否正常然后检查环路滤波器参数是否合适最后检查SPI写入是否成功。我遇到过SPI时钟极性配错导致寄存器写入失败的情况后来用逻辑分析仪抓SPI波形才发现问题。6. 调试中常见的几个坑与排查思路6.1 PLL锁定但输出频率不对这种情况通常是输出分频器配置错了。LMK04828的输出分频器有多个寄存器控制包括分频比、输出格式、使能位等。如果分频比配错输出频率就会偏离预期。排查方法是先读回输出分频器的寄存器值确认和预期一致再用示波器测输出频率如果频率是预期值的整数倍或分数倍说明分频比配错了。还有一种可能是VCO频率没有锁定在预期值。LMK04828的VCO频率范围是2.9GHz到3.1GHz如果PLL2的N分频器配错VCO可能会锁定在范围边缘甚至失锁。这时候需要检查PLL2的N分频器和R分频器是否匹配VCXO频率。6.2 JESD204B链路建立失败JESD204B链路建立失败的原因很多但和LMK04828相关的通常是SYSREF相位不对或者SYNC时序不对。排查步骤是先用示波器抓SYSREF和器件时钟的相位关系确认SYSREF边沿落在器件时钟的稳定区域再检查SYNC脉冲的宽度和时序确认满足JESD204B标准的要求最后检查FPGA端的JESD204B IP配置确认和ADC的配置匹配。我遇到过一次链路建立失败查了很久才发现是SYSREF的延迟配置在TICS Pro里改了但忘记重新导出寄存器列表导致芯片里的配置还是旧的。所以每次修改配置后一定要重新导出并写入寄存器不能只改TICS Pro里的参数。6.3 输出时钟抖动偏大输出时钟抖动偏大通常是PLL环路带宽配置不当或者电源纹波太大。排查方法是先用频谱仪测输出时钟的相位噪声看抖动主要来自哪个偏移频率范围如果是低频偏移处抖动大说明PLL1的环路带宽太窄需要增大如果是高频偏移处抖动大说明PLL2的环路带宽太宽或者VCO噪声太大。电源纹波也是常见原因。LMK04828对电源纹波非常敏感尤其是PLL2和VCO的供电。我通常会用示波器测电源引脚上的纹波如果峰峰值超过10mV就需要加强滤波。在电源引脚旁边加一个10uF的钽电容和一个0.1uF的陶瓷电容通常能明显改善。7. 一些实测有效的经验技巧7.1 用TICS Pro的“Export Register Map”功能TICS Pro可以导出寄存器映射为文本文件这个文件可以直接被FPGA的SPI控制器读取。我通常把这个文件转成Verilog的ROM初始化文件这样FPGA上电后自动配置LMK04828不需要手动干预。这个做法在批量生产时特别有用可以保证每块板子的时钟配置一致。7.2 保留一份“已知良好”的配置调试过程中会尝试各种配置建议保留一份“已知良好”的配置作为备份。当新配置出问题时可以快速回退到已知良好的配置确认硬件没问题后再继续调试。我通常会把已知良好的寄存器列表存成单独的文件并在注释里写明对应的频率方案和测试结果。7.3 注意芯片的散热LMK04828的功耗不算大但在高温环境下长时间工作芯片温度可能会超过结温上限。我在一个项目中因为机箱内温度太高LMK04828的输出时钟出现了周期性的抖动后来加了散热片才解决。所以如果你的系统工作在高温环境芯片底部的大焊盘一定要接到地平面并打足够的散热孔。7.4 用示波器的“眼图”功能看SYSREF质量SYSREF信号的质量对JESD204B链路稳定性影响很大。我通常会用示波器的眼图功能观察SYSREF的眼图确认眼高和眼宽满足要求。如果眼图闭合说明SYSREF的抖动太大或者幅度不够需要检查SYSREF的输出配置和PCB走线。7.5 不要忽略PCB走线的影响LMK04828的输出时钟频率很高PCB走线如果不做阻抗控制会导致反射和串扰。我的做法是所有时钟输出走线都按50欧姆阻抗控制SYSREF走线尽量短且远离其他高速信号时钟走线不要跨分割地平面。这些措施看起来简单但实际调试中很多问题都是PCB走线引起的。8. 从配置到验证一个完整的调试案例8.1 项目背景与需求之前做过一个四通道ADC采集板ADC是TI的ADS54J60FPGA是Xilinx的Kintex-7。系统要求四个ADC同步采样采样率250MHzJESD204B Subclass 1确定性延迟。时钟方案是LMK04828提供ADC采样时钟、FPGA参考时钟和SYSREF。8.2 配置过程与遇到的问题配置过程按前面说的流程走PLL1和PLL2都顺利锁定输出频率也正常。但JESD204B链路建立时四个ADC中有两个能建立另外两个一直报错。查了很久发现是SYSREF到四个ADC的走线长度不一致导致SYSREF到达不同ADC的相位有偏差。解决方法是在SYSREF输出端加一个时钟缓冲器把SYSREF分成四路每路走线长度尽量一致。同时调整LMK04828的SYSREF延迟让四路SYSREF的相位对齐。这个问题让我意识到JESD204B同步不只是芯片配置的问题PCB走线的影响同样关键。8.3 最终验证结果调整后四个ADC的JESD204B链路都稳定建立确定性延迟测试通过。用示波器测SYSREF和器件时钟的相位关系确认SYSREF边沿落在器件时钟的稳定区域。用频谱仪测ADC采样时钟的相位噪声在100Hz偏移处约为-110dBc/Hz在1MHz偏移处约为-150dBc/Hz满足系统要求。这个案例让我总结出一条经验JESD204B同步是一个系统级问题不能只盯着时钟芯片的寄存器。PCB走线、电源质量、FPGA端的IP配置都会影响同步结果。调试时要有全局视角从时钟源到接收端逐级排查。9. 关于LMK04828配置的一些个人体会LMK04828这颗芯片说复杂也复杂说简单也简单。复杂在于它的寄存器多、配置项多第一次上手容易懵简单在于只要理解了它的双环PLL结构和JESD204B同步机制剩下的就是按部就班配置。我个人的体会是不要试图手动计算所有寄存器值用TICS Pro生成配置是最高效的方式。但也不能完全依赖工具工具给出的环路滤波器参数需要根据实际VCXO和相位噪声要求调整。另外调试时一定要有耐心PLL锁定和JESD204B链路建立都需要时间不要因为一时没锁定就频繁改配置。最后分享一个小技巧如果你手头没有频谱仪测相位噪声可以用示波器的抖动测量功能粗略评估输出时钟的质量。虽然精度不如频谱仪但对于判断配置是否合理已经够用了。我在实验室里经常用这个方法快速筛选配置方案确认没问题后再用频谱仪做精确测试。
LMK04828时钟芯片配置实战：从引脚到JESD204B同步
1. 先搞清楚LMK04828到底在系统里扮演什么角色LMK04828这颗芯片如果你只是翻数据手册很容易被它那几十页的寄存器映射和密密麻麻的引脚定义劝退。但如果你手头正在调试一块高速ADC采集板或者JESD204B链路那它大概率就是你绕不开的那道坎。我在第一次接触它的时候踩过的最大一个坑就是把它当成一颗普通的时钟Buffer来用结果JESD204B链路死活建不起来查了两天才发现是SYSREF的时序压根没配对。所以这篇内容我想从实际工程的角度把LMK04828从引脚功能到JESD204B同步的完整配置流程梳理一遍。适合正在做高速数据采集、软件无线电、相控阵前端或者任何涉及JESD204B接口的硬件工程师和FPGA开发者阅读。不管你是刚拿到板子第一次上电还是已经调了一阵子但链路稳定性有问题下面这些内容应该都能帮你少走一些弯路。LMK04828是TI推出的一款超低抖动时钟发生器加抖动清除器支持JESD204B标准里定义的Subclass 0、Subclass 1和Subclass 2。它的核心能力可以拆成三块来理解第一块是抖动清除通过内部的双环PLL结构把外部参考时钟的相位噪声“洗”干净第二块是时钟分配14路输出可以独立配置成不同的频率和格式给ADC、DAC、FPGA分别供时钟第三块是SYSREF生成这是JESD204B Subclass 1同步的关键SYSREF信号的相位必须和器件时钟保持确定的确定性关系。很多人第一次看框图会觉得“不就是个PLL吗”但LMK04828的PLL结构跟普通时钟芯片有本质区别。它内部有两个PLL级联PLL1负责锁定外部VCXO或OCXO把参考时钟的抖动清理掉PLL2负责把VCXO的输出倍频到VCO频率再分频输出。这种双环结构的目的是让输出时钟的抖动性能接近VCXO本身的水平而不是被参考时钟的抖动拖累。理解这一点对后面配置寄存器时为什么要在PLL1和PLL2之间做取舍非常关键。2. 引脚功能拆解哪些脚必须优先处理哪些可以缓一缓2.1 电源与地引脚的分组逻辑LMK04828的电源引脚不是随便分的它按照内部功能模块做了分组隔离。VCC1到VCC12这些引脚分别对应不同的PLL模块、VCO、输出驱动器等。我在画原理图的时候最容易被忽略的是VCC6和VCC7这两个引脚它们给PLL2的电荷泵和VCO供电如果这两个脚的电源纹波没处理好输出时钟的杂散会明显恶化。实际Layout的时候我的经验是每个电源引脚旁边必须放一个0.1uF的陶瓷电容紧贴引脚放置另外在电源入口处再放一个10uF的钽电容做低频滤波。PLL2相关的电源引脚最好单独从LDO拉一路过来不要和数字电路共用。地引脚方面LMK04828的GND引脚比较多但不需要每个都单独打孔可以按功能模块分组接地最后在芯片底部的大焊盘处汇合。2.2 时钟输入引脚CLKin0和CLKin1的选择策略LMK04828有两个参考时钟输入CLKin0和CLKin1。这两个输入可以配置成不同的模式比如CLKin0接外部参考CLKin1接VCXO反馈或者两个都接参考做冗余切换。我在实际项目中通常这样分配CLKin0接板上的高精度参考时钟比如来自OCXO的10MHzCLKin1接VCXO的输出作为PLL1的反馈。这里有个细节值得注意CLKin0和CLKin1的输入缓冲器可以配置成不同的模式比如Bipolar模式或者CMOS模式。如果你的参考时钟是LVDS或者LVPECL电平需要配置成对应的输入模式否则PLL1的锁定检测会一直报失锁。我遇到过一位同事把LVDS信号直接接到配置成CMOS模式的CLKin0上结果PLL1死活锁不住查了半天才发现是输入模式配错了。2.3 输出引脚14路输出的分组与灵活配置LMK04828有14路输出分成7对每对可以独立配置成不同的输出格式和频率。这些输出引脚的分组不是随意的它们和内部的时钟分频器有固定的对应关系。比如DCLKout0和DCLKout1是一组共用同一个分频器DCLKout2和DCLKout3是另一组以此类推。在JESD204B系统里我通常这样分配输出DCLKout0/1给ADC的采样时钟DCLKout2/3给FPGA的GT参考时钟DCLKout4/5给DAC的时钟DCLKout6/7输出SYSREF。剩下的输出可以留给其他外设或者做备份。这里的关键是SYSREF输出必须和器件时钟输出保持确定的相位关系所以SYSREF通常从和器件时钟同一组分频器输出或者通过内部延迟调整来对齐。2.4 SYNC引脚与SYSREF相关引脚SYNC引脚是JESD204B同步的关键控制信号。当FPGA拉低SYNC引脚时LMK04828会复位内部分频器使得所有输出的相位关系重新对齐。这个动作在JESD204B Subclass 1里是必须的因为多个ADC和FPGA之间的确定性延迟需要靠这个同步脉冲来建立。SYSREF的输出使能引脚和SYNC引脚要配合使用。我的做法是先用SYNC复位分频器等所有输出稳定后再使能SYSREF输出。如果顺序反了SYSREF的相位可能和器件时钟对不齐导致JESD204B链路建立失败。这个顺序在数据手册里没有特别强调但实际调试中非常关键。3. 双环PLL配置为什么不能只调PLL2就完事3.1 PLL1和PLL2的分工与耦合关系LMK04828的双环PLL结构是它性能的核心但也是配置复杂度的来源。PLL1的作用是锁定外部VCXO让VCXO的输出频率和参考时钟保持整数或分数关系。PLL2的作用是把VCXO的输出倍频到VCO频率通常是2.9GHz到3.1GHz左右然后再分频输出。很多人会问既然PLL2已经能倍频了为什么还要PLL1直接让PLL2锁参考时钟不行吗答案是PLL2的环路带宽通常比较窄如果直接锁参考时钟参考时钟的抖动会直接传递到输出。而PLL1的环路带宽可以做得比较宽配合VCXO的窄带滤波特性能把参考时钟的抖动清理掉。所以PLL1和PLL2的分工是PLL1负责“洗”抖动PLL2负责“倍”频率。3.2 环路滤波器参数的计算与取舍PLL1和PLL2的环路滤波器都需要外接电阻电容。这些参数不是随便选的需要根据VCXO的增益、电荷泵电流、分频比等参数计算。我通常用TI的Clock Design Tool或者PLLatinum Sim来算但工具给出的参数不一定最优还需要根据实际相位噪声测试结果微调。一个实用的经验是PLL1的环路带宽通常设在10Hz到100Hz之间这样既能跟踪参考时钟的慢漂移又能抑制参考时钟的宽带抖动。PLL2的环路带宽通常设在100kHz到1MHz之间保证对VCO噪声的抑制。如果PLL2的带宽设得太窄输出时钟的相位噪声在偏移频率较低的地方会变差设得太宽参考时钟的抖动又会漏过来。3.3 锁定检测与失锁处理LMK04828有锁定检测引脚可以输出PLL1和PLL2的锁定状态。在实际系统中这个引脚通常接到FPGA的GPIO上用来监控时钟芯片的工作状态。如果PLL失锁FPGA需要知道并采取相应措施比如复位JESD204B链路或者切换到备用时钟。我在调试时遇到过一种情况PLL1偶尔会失锁但很快又恢复。查下来发现是参考时钟的幅度不够导致PLL1的相位检测器偶尔判断错误。后来在CLKin0输入端加了一级放大器问题就解决了。所以如果你的系统对时钟稳定性要求很高参考时钟的幅度和斜率一定要用示波器确认不能只看频率对不对。4. JESD204B同步机制SYSREF的相位对齐是成败关键4.1 Subclass 1的确定性延迟原理JESD204B Subclass 1的核心是“确定性延迟”也就是说从ADC采样到FPGA收到数据这个延迟是固定可预测的。实现这个目标的关键是SYSREF信号。SYSREF是一个低频周期信号它的边沿和器件时钟的边沿有确定的相位关系。ADC和FPGA都用SYSREF来对齐各自的内部帧时钟从而建立确定性的数据延迟。LMK04828生成SYSREF的方式有两种一种是内部生成通过配置寄存器让SYSREF分频器从VCO分频得到另一种是外部输入从SYSREF引脚输入。大多数情况下用内部生成就够了因为这样SYSREF和器件时钟的相位关系由芯片内部保证不需要外部额外对齐。4.2 SYSREF与器件时钟的相位关系配置SYSREF和器件时钟的相位关系是通过寄存器里的延迟调整来配置的。LMK04828的SYSREF输出有精细的延迟调整能力可以以VCO周期为单位调整相位。在实际配置时我的做法是先用示波器同时抓器件时钟和SYSREF观察两者的边沿关系然后调整延迟寄存器让SYSREF的边沿落在器件时钟的稳定区域。这里有个坑SYSREF的延迟调整范围是有限的如果器件时钟的分频比很大SYSREF的边沿可能落在器件时钟的任意位置。这时候需要先调整器件时钟的分频比让SYSREF的周期是器件时钟周期的整数倍然后再微调延迟。我在一个项目中因为SYSREF和器件时钟的分频比没配好导致SYSREF的边沿正好落在器件时钟的跳变沿上JESD204B链路一直报错后来把SYSREF分频比改成和器件时钟同步的数值才解决。4.3 SYNC脉冲的时序要求SYNC脉冲的宽度和时序也有讲究。根据JESD204B标准SYNC脉冲需要至少两个器件时钟周期的宽度才能保证所有器件都能检测到。LMK04828的SYNC引脚内部有同步电路可以配置成边沿触发或者电平触发。我通常配置成电平触发因为这样FPGA可以精确控制SYNC的宽度。SYNC脉冲发出后LMK04828的内部时钟分频器会复位所有输出的相位关系重新对齐。这个过程需要一定的时间通常几十个时钟周期。在这段时间内输出时钟可能会有短暂的抖动或者相位跳变所以SYNC操作最好在系统初始化阶段完成不要在数据采集过程中频繁触发。5. 寄存器配置实战从零开始跑通一个JESD204B时钟方案5.1 配置流程的整体思路LMK04828的寄存器有几十个但不需要一个一个手动配。TI提供了TICS Pro软件可以通过图形界面配置所有参数然后导出寄存器列表。我的做法是先在TICS Pro里把频率规划好导出寄存器配置再通过SPI写入芯片。这样比手动算寄存器值靠谱得多。配置的整体顺序是先配PLL1再配PLL2然后配输出分频器和格式最后配SYSREF和SYNC相关寄存器。这个顺序不能乱因为PLL2的配置依赖于PLL1的锁定状态输出配置又依赖于PLL2的锁定状态。5.2 频率规划的具体步骤假设我们需要这样一个时钟方案参考时钟10MHzVCXO频率100MHzVCO频率3000MHzADC采样时钟250MHzFPGA参考时钟125MHzSYSREF频率7.8125MHz。下面是我在TICS Pro里的配置步骤配置PLL1参考时钟10MHzVCXO 100MHz所以PLL1的R分频器设为1N分频器设为10。PLL1的相位检测器频率为10MHz。配置PLL2VCXO 100MHzVCO 3000MHz所以PLL2的R分频器设为1N分频器设为30。PLL2的相位检测器频率为100MHz。配置输出ADC时钟250MHz从VCO 3000MHz分频分频比为12。FPGA参考时钟125MHz分频比为24。SYSREF 7.8125MHz分频比为384。配置SYSREF选择内部生成模式分频比设为384延迟根据示波器观察结果调整。这些参数在TICS Pro里输入后软件会自动计算寄存器值并生成配置列表。但要注意TICS Pro默认的环路滤波器参数不一定适合你的VCXO需要根据VCXO的增益和相位噪声特性调整。5.3 SPI写入与验证寄存器配置通过SPI接口写入LMK04828。SPI的时序在数据手册里有详细说明这里不展开。写入完成后需要验证PLL是否锁定。我的做法是先读锁定检测寄存器的值确认PLL1和PLL2都锁定再用示波器测输出时钟的频率和幅度确认输出正常最后用频谱仪测相位噪声确认抖动性能达标。如果PLL没有锁定首先检查参考时钟是否正常然后检查环路滤波器参数是否合适最后检查SPI写入是否成功。我遇到过SPI时钟极性配错导致寄存器写入失败的情况后来用逻辑分析仪抓SPI波形才发现问题。6. 调试中常见的几个坑与排查思路6.1 PLL锁定但输出频率不对这种情况通常是输出分频器配置错了。LMK04828的输出分频器有多个寄存器控制包括分频比、输出格式、使能位等。如果分频比配错输出频率就会偏离预期。排查方法是先读回输出分频器的寄存器值确认和预期一致再用示波器测输出频率如果频率是预期值的整数倍或分数倍说明分频比配错了。还有一种可能是VCO频率没有锁定在预期值。LMK04828的VCO频率范围是2.9GHz到3.1GHz如果PLL2的N分频器配错VCO可能会锁定在范围边缘甚至失锁。这时候需要检查PLL2的N分频器和R分频器是否匹配VCXO频率。6.2 JESD204B链路建立失败JESD204B链路建立失败的原因很多但和LMK04828相关的通常是SYSREF相位不对或者SYNC时序不对。排查步骤是先用示波器抓SYSREF和器件时钟的相位关系确认SYSREF边沿落在器件时钟的稳定区域再检查SYNC脉冲的宽度和时序确认满足JESD204B标准的要求最后检查FPGA端的JESD204B IP配置确认和ADC的配置匹配。我遇到过一次链路建立失败查了很久才发现是SYSREF的延迟配置在TICS Pro里改了但忘记重新导出寄存器列表导致芯片里的配置还是旧的。所以每次修改配置后一定要重新导出并写入寄存器不能只改TICS Pro里的参数。6.3 输出时钟抖动偏大输出时钟抖动偏大通常是PLL环路带宽配置不当或者电源纹波太大。排查方法是先用频谱仪测输出时钟的相位噪声看抖动主要来自哪个偏移频率范围如果是低频偏移处抖动大说明PLL1的环路带宽太窄需要增大如果是高频偏移处抖动大说明PLL2的环路带宽太宽或者VCO噪声太大。电源纹波也是常见原因。LMK04828对电源纹波非常敏感尤其是PLL2和VCO的供电。我通常会用示波器测电源引脚上的纹波如果峰峰值超过10mV就需要加强滤波。在电源引脚旁边加一个10uF的钽电容和一个0.1uF的陶瓷电容通常能明显改善。7. 一些实测有效的经验技巧7.1 用TICS Pro的“Export Register Map”功能TICS Pro可以导出寄存器映射为文本文件这个文件可以直接被FPGA的SPI控制器读取。我通常把这个文件转成Verilog的ROM初始化文件这样FPGA上电后自动配置LMK04828不需要手动干预。这个做法在批量生产时特别有用可以保证每块板子的时钟配置一致。7.2 保留一份“已知良好”的配置调试过程中会尝试各种配置建议保留一份“已知良好”的配置作为备份。当新配置出问题时可以快速回退到已知良好的配置确认硬件没问题后再继续调试。我通常会把已知良好的寄存器列表存成单独的文件并在注释里写明对应的频率方案和测试结果。7.3 注意芯片的散热LMK04828的功耗不算大但在高温环境下长时间工作芯片温度可能会超过结温上限。我在一个项目中因为机箱内温度太高LMK04828的输出时钟出现了周期性的抖动后来加了散热片才解决。所以如果你的系统工作在高温环境芯片底部的大焊盘一定要接到地平面并打足够的散热孔。7.4 用示波器的“眼图”功能看SYSREF质量SYSREF信号的质量对JESD204B链路稳定性影响很大。我通常会用示波器的眼图功能观察SYSREF的眼图确认眼高和眼宽满足要求。如果眼图闭合说明SYSREF的抖动太大或者幅度不够需要检查SYSREF的输出配置和PCB走线。7.5 不要忽略PCB走线的影响LMK04828的输出时钟频率很高PCB走线如果不做阻抗控制会导致反射和串扰。我的做法是所有时钟输出走线都按50欧姆阻抗控制SYSREF走线尽量短且远离其他高速信号时钟走线不要跨分割地平面。这些措施看起来简单但实际调试中很多问题都是PCB走线引起的。8. 从配置到验证一个完整的调试案例8.1 项目背景与需求之前做过一个四通道ADC采集板ADC是TI的ADS54J60FPGA是Xilinx的Kintex-7。系统要求四个ADC同步采样采样率250MHzJESD204B Subclass 1确定性延迟。时钟方案是LMK04828提供ADC采样时钟、FPGA参考时钟和SYSREF。8.2 配置过程与遇到的问题配置过程按前面说的流程走PLL1和PLL2都顺利锁定输出频率也正常。但JESD204B链路建立时四个ADC中有两个能建立另外两个一直报错。查了很久发现是SYSREF到四个ADC的走线长度不一致导致SYSREF到达不同ADC的相位有偏差。解决方法是在SYSREF输出端加一个时钟缓冲器把SYSREF分成四路每路走线长度尽量一致。同时调整LMK04828的SYSREF延迟让四路SYSREF的相位对齐。这个问题让我意识到JESD204B同步不只是芯片配置的问题PCB走线的影响同样关键。8.3 最终验证结果调整后四个ADC的JESD204B链路都稳定建立确定性延迟测试通过。用示波器测SYSREF和器件时钟的相位关系确认SYSREF边沿落在器件时钟的稳定区域。用频谱仪测ADC采样时钟的相位噪声在100Hz偏移处约为-110dBc/Hz在1MHz偏移处约为-150dBc/Hz满足系统要求。这个案例让我总结出一条经验JESD204B同步是一个系统级问题不能只盯着时钟芯片的寄存器。PCB走线、电源质量、FPGA端的IP配置都会影响同步结果。调试时要有全局视角从时钟源到接收端逐级排查。9. 关于LMK04828配置的一些个人体会LMK04828这颗芯片说复杂也复杂说简单也简单。复杂在于它的寄存器多、配置项多第一次上手容易懵简单在于只要理解了它的双环PLL结构和JESD204B同步机制剩下的就是按部就班配置。我个人的体会是不要试图手动计算所有寄存器值用TICS Pro生成配置是最高效的方式。但也不能完全依赖工具工具给出的环路滤波器参数需要根据实际VCXO和相位噪声要求调整。另外调试时一定要有耐心PLL锁定和JESD204B链路建立都需要时间不要因为一时没锁定就频繁改配置。最后分享一个小技巧如果你手头没有频谱仪测相位噪声可以用示波器的抖动测量功能粗略评估输出时钟的质量。虽然精度不如频谱仪但对于判断配置是否合理已经够用了。我在实验室里经常用这个方法快速筛选配置方案确认没问题后再用频谱仪做精确测试。
