1. 为什么4T4R射频系统值得从零搭一遍ADRV9026这颗芯片在射频圈子里被讨论得越来越多尤其是做大规模MIMO、相控阵、5G小基站或者专用无线通信设备的团队几乎绕不开它。它是一颗四通道收发一体的射频捷变收发器单芯片就能撑起4个发射通道加4个接收通道也就是大家常说的4T4R。我第一次拿到这块芯片的评估板时心里其实有点打鼓——通道数翻倍带来的不只是数据量的线性增长还有时钟树复杂度、JESD204B链路同步、通道间相位一致性这些让人头大的问题。这篇内容就是把我从零搭建一套4T4R射频系统的完整过程拆开来讲。从需求定义、器件选型、原理图设计思路到JESD204B链路建立、时钟方案规划、通道校准再到实际调试中踩过的坑和排查方法都会涉及。适合已经有一定射频基础、准备上手ADRV9026或者类似高集成度收发器的工程师也适合正在评估4T4R架构是否适合自己项目的技术负责人。我不会只讲“怎么接”更会讲“为什么这么接”因为射频系统里一个错误的走线或者一个没算对的时钟参数就能让你在频谱仪前坐一整天。ADRV9026的核心价值在于把4个发射和4个接收通道集成到一颗芯片里同时支持最高200MHz的瞬时带宽覆盖频率范围从650MHz到6000MHz。这意味着你可以用它做TDD和FDD两种模式灵活配置通道作为发射或接收。但集成度高也意味着配置复杂度高尤其是JESD204B接口的链路参数、多芯片同步机制、以及本振泄漏和镜像抑制的校准这些都不是看几页数据手册就能搞定的。我搭建这套系统的初衷是做一个四通道相控阵收发验证平台需要四个通道之间保持严格的相位相干性同时通过JESD204B接口把数据送到FPGA做波束成形处理。这个需求决定了我在时钟方案、PCB布局、电源设计上必须做很多取舍。下面我就按实际操作的顺序把整个搭建过程拆解开来。2. 系统架构设计与核心器件选型2.1 4T4R架构的整体框图规划在动手画原理图之前我先在纸上把整个系统的信号链和时钟链画了一遍。ADRV9026作为核心收发器左边是射频前端包括功率放大器、低噪声放大器、滤波器和开关右边是数字接口通过JESD204B连接到FPGA中间是时钟和电源管理。射频前端这边四个发射通道我计划用独立的PA驱动每个通道的輸出功率目标在20dBm左右所以需要选择增益足够的驱动放大器。接收通道这边因为要做相控阵四个通道的噪声系数要尽量一致我选了低噪声系数的LNA并且在前端加了限幅器保护。收发切换用TDD开关开关的隔离度和切换速度直接影响系统的动态范围。数字接口这边ADRV9026支持JESD204B和JESD204C两种协议我选的是JESD204B因为FPGA端的IP核支持更成熟调试工具也更丰富。JESD204B的链路参数需要根据采样率、通道数和FPGA的SerDes能力来算这个后面会详细讲。时钟方案是整个系统的心脏。ADRV9026需要外部提供参考时钟内部PLL再生成收发所需的LO和采样时钟。我选了一颗低相噪的时钟发生器作为参考源同时给FPGA和ADRV9026提供同源的参考时钟确保JESD204B的SYSREF信号能够正确对齐。电源设计也不能马虎。ADRV9026的发射通道和接收通道对电源噪声非常敏感尤其是PLL和VCO的供电。我用了多级LDO加滤波的方案数字部分和模拟部分分开供电避免数字开关噪声串到射频通道里。2.2 ADRV9026关键引脚与接口分配ADRV9026的引脚数量不少但真正需要重点关注的是这几类射频输入输出引脚、JESD204B高速串行接口、时钟输入输出、SPI控制接口、以及电源和地。射频引脚这边四个发射通道的差分输出需要匹配到单端我用巴伦做转换巴伦的带宽和插入损耗直接影响发射通道的平坦度。接收通道的差分输入同样需要巴伦而且巴伦的相位平衡度会影响通道间的幅度一致性。JESD204B接口是高速差分对ADRV9026最多支持8个收发通道的SerDes链路。在4T4R配置下我用了4个发射SerDes和4个接收SerDes每个SerDes的线速率根据采样率和通道数来定。这里要注意的是SerDes的差分走线必须严格等长阻抗控制在100欧姆否则链路误码率会飙升。SPI接口用来配置ADRV9026的内部寄存器包括通道使能、增益设置、校准模式等。SPI的时钟速率不能太高我一般用10MHz左右走线尽量短避免干扰射频通道。时钟输入这边ADRV9026需要一个参考时钟输入我选的是100MHz的差分时钟。SYSREF信号用来做JESD204B的多帧同步这个信号的走线要和其他高速信号隔离否则容易引入抖动。2.3 时钟方案与JESD204B链路参数计算时钟方案我反复算了很久。ADRV9026的内部PLL需要根据参考时钟和目标LO频率来配置分频比和倍频比。假设参考时钟是100MHz目标LO是2.4GHz那么PLL的倍频比就是24倍。但PLL的环路带宽和相位噪声需要权衡环路带宽太宽会引入参考时钟的噪声太窄又会导致锁定时间过长。JESD204B的链路参数计算更关键。假设每个发射通道的采样率是245.76MSPS4个通道每个采样点16位那么总数据率就是245.76M × 4 × 16 15.7Gbps。如果用一个SerDes lane传输线速率就是15.7Gbps这对FPGA的SerDes和PCB走线都是极大的挑战。所以我用了4个lane每个lane的线速率降到3.93Gbps这样走线和均衡都好处理。JESD204B的帧结构也需要配置。我选的是每帧2个octet每多帧16帧这样SYSREF的周期就是16帧。帧时钟和线速率的关系是线速率 帧时钟 × 每帧octet数 × 108B/10B编码。算下来帧时钟大约是196.6MHzSYSREF的频率就是帧时钟除以16约12.3MHz。这些参数在FPGA端的JESD204B IP核里也要对应配置两边必须完全一致否则链路根本建不起来。我见过太多人因为帧参数不匹配调了一整天以为硬件坏了结果只是软件配置差了一个数字。3. 原理图设计与PCB布局的实操要点3.1 射频前端匹配与巴伦选型射频前端的匹配网络是原理图设计里最需要耐心的部分。ADRV9026的发射输出是差分形式输出阻抗在宽频带内并不是恒定的50欧姆所以巴伦的选择和匹配网络的拓扑直接决定了发射通道的增益平坦度和回波损耗。我选的是宽带巴伦覆盖650MHz到6GHz插入损耗在1dB以内幅度不平衡度小于0.5dB相位不平衡度小于5度。这个指标很关键因为相位不平衡会直接恶化发射通道的EVM尤其是在高阶调制下。匹配网络我用的是LC低通加高通组合先用电容隔直再用电感做匹配。实际调试时我发现数据手册推荐的匹配值在低频段表现不错但在高频段回波损耗会变差所以我在高频段额外加了一个可调电容做微调。这里有个经验匹配网络的元件尽量选高Q值的尤其是电感低Q电感会引入额外的损耗和相位偏移。接收通道的匹配类似但更注重噪声系数。我在LNA输入端加了匹配网络把最佳噪声匹配和最佳功率匹配折中处理。实际测试下来接收通道的噪声系数在2.5dB左右满足设计目标。3.2 JESD204B高速走线的等长与阻抗控制JESD204B的SerDes走线是PCB设计里最考验功力的地方。我用的线速率是3.93Gbps虽然不算特别高但如果不做等长和阻抗控制链路误码率会很高。差分对的阻抗我控制在100欧姆差分对内的两根线等长误差控制在5mil以内差分对之间的等长误差控制在50mil以内。走线尽量走内层参考平面完整避免跨分割。过孔的数量要尽量少每个过孔都会引入阻抗不连续和寄生电容。SYSREF信号的走线我单独处理和其他高速信号保持至少3倍线宽的间距并且包地处理。SYSREF的抖动直接影响多帧同步的稳定性如果抖动太大链路会周期性地失锁。电源和地的处理也很重要。ADRV9026的电源引脚旁边我都放了去耦电容小电容靠近引脚大电容稍微远一点。地平面我用了完整的接地层射频地和数字地通过磁珠单点连接避免数字噪声串到射频通道。3.3 电源树设计与噪声抑制电源树的设计我改了三版。第一版用了开关电源加LDO的方案结果发现开关电源的开关频率谐波正好落在射频通道的带内导致接收灵敏度下降。第二版我把开关电源换成了线性电源噪声是下来了但效率太低发热严重。第三版我用了开关电源加多级LDO加LC滤波的方案开关频率选在射频带外LDO的PSRR在射频带内足够高LC滤波进一步抑制高频噪声。ADRV9026的发射通道和接收通道我用了独立的LDO供电PLL和VCO的供电单独用了一颗超低噪声的LDO。数字部分的供电和模拟部分分开通过磁珠隔离。实际测试下来接收通道的底噪在-155dBm/Hz左右满足设计目标。这里有个细节LDO的输出去耦电容不能只用大电容要大小电容搭配小电容抑制高频噪声大电容提供瞬态响应。我一般用0.1uF和10uF组合有时候还会加一个1nF的电容抑制更高频的噪声。4. 从零搭建的完整实操过程4.1 硬件焊接与上电检查PCB打样回来后我先做了目视检查确认没有明显的短路和虚焊。然后测量了各电源轨的对地阻抗确认没有短路。上电的时候我用的是可调电源限流设置在500mA电压从0慢慢往上调观察电流变化。如果电流突然跳变说明有短路或者器件损坏。上电后我先测量了各电源轨的电压确认在正常范围内。然后用示波器测量了参考时钟的波形确认频率和幅度都正常。接着用SPI接口读取ADRV9026的芯片ID确认SPI通信正常。这一步很关键如果SPI都通不了后面的配置根本没法做。4.2 SPI寄存器配置与通道使能ADRV9026的寄存器配置是通过SPI接口完成的配置项非常多包括通道使能、增益设置、滤波器配置、校准模式等。我一般先用厂商提供的配置软件生成一个基础配置文件然后根据实际需求修改。通道使能是最基本的配置。4T4R模式下我需要使能4个发射通道和4个接收通道。每个通道的增益可以独立设置我一般先设置一个中间增益等链路建立后再细调。滤波器配置也很重要。ADRV9026内部有可编程的FIR滤波器和抽取/内插滤波器用来做采样率转换和带外抑制。我根据信号带宽和采样率配置了合适的抽取/内插比确保带外噪声不会混叠到带内。校准模式我选了自动校准包括本振泄漏校准和镜像抑制校准。自动校准需要一定的时间校准期间不能有射频信号输入否则校准结果会不准确。4.3 JESD204B链路建立与同步JESD204B链路的建立是整个系统调试中最关键也最容易出问题的环节。链路建立的过程分为几个阶段代码组同步、初始通道对齐、多帧同步。代码组同步阶段接收端发送同步请求发送端发送连续的K28.5字符接收端检测到足够的K28.5字符后认为代码组同步完成。这个阶段如果失败通常是线速率不匹配或者信号质量太差。初始通道对齐阶段发送端发送ILA序列接收端根据ILA序列对齐各个lane的数据。这个阶段如果失败通常是lane之间的偏斜太大需要调整等长或者均衡。多帧同步阶段SYSREF信号用来对齐多帧的边界。这个阶段如果失败通常是SYSREF的抖动太大或者时序不满足要求。我在调试时遇到过一次链路周期性失锁的问题后来发现是SYSREF的走线太长抖动太大。我把SYSREF的走线缩短并加了包地处理后链路就稳定了。4.4 发射通道功率与接收通道增益校准链路建立后我开始校准发射通道的功率和接收通道的增益。发射通道的功率校准我用的是频谱仪先设置一个较低的增益测量输出功率然后逐步增加增益直到达到目标功率。每个通道都要单独校准因为通道之间的增益差异可能有1到2dB。接收通道的增益校准我用的是信号发生器输入一个已知功率的信号测量接收通道的输出数字幅度然后调整增益使输出幅度在合适范围内。接收通道的增益校准还要注意噪声系数增益太高会压缩增益太低会恶化噪声系数。通道间的相位一致性是相控阵应用的关键。我用的是矢量网络分析仪测量四个接收通道之间的相位差然后通过调整通道的延迟来校准。ADRV9026内部有可编程的延迟调整功能可以精确到采样周期的几分之一。5. 常见问题与排查技巧实录5.1 JESD204B链路无法建立的排查思路JESD204B链路建不起来是最常见的问题排查思路我总结了一个顺序先查时钟再查电源再查配置最后查信号完整性。时钟方面先确认参考时钟的频率和幅度是否正常再确认SYSREF的频率和时序是否满足要求。电源方面确认各电源轨的电压和噪声是否在正常范围内。配置方面确认FPGA端和ADRV9026端的JESD204B参数是否完全一致包括线速率、帧参数、多帧参数等。信号完整性方面用示波器或者误码仪测量SerDes的信号质量确认眼图是否张开。我遇到过一次链路建不起来的情况查了半天发现是FPGA端的JESD204B IP核的参考时钟和ADRV9026的参考时钟不是同源导致频偏太大。后来我把两个时钟改成同源后链路就正常了。5.2 发射通道EVM恶化的常见原因发射通道EVM恶化可能的原因很多我按概率从高到低排了个序本振泄漏、镜像抑制不足、通道间串扰、电源噪声、匹配网络失配。本振泄漏是最常见的表现为频谱上LO频率处有一个尖峰。ADRV9026有本振泄漏校准功能校准后可以把泄漏抑制到-60dBc以下。镜像抑制不足表现为频谱上镜像频率处有信号ADRV9026也有镜像抑制校准功能。通道间串扰在4T4R模式下比较常见尤其是发射通道之间。我通过增加通道间的隔离度来改善包括在PCB布局上拉开通道间距、在电源上增加隔离、在射频前端增加滤波器。电源噪声的影响也很大尤其是PLL和VCO的供电。我用超低噪声的LDO和LC滤波来抑制电源噪声效果很明显。5.3 接收通道灵敏度下降的排查方法接收通道灵敏度下降我一般先测噪声系数再测增益最后测线性度。噪声系数变差可能是LNA损坏、匹配网络失配、或者电源噪声变大。增益变低可能是LNA增益下降、或者通道配置错误。线性度变差可能是输入信号太大导致压缩或者偏置点漂移。我遇到过一次接收灵敏度突然下降的情况查了半天发现是LNA的偏置电阻虚焊导致LNA的偏置电流不足增益下降。重新焊接后问题解决。5.4 多芯片同步的注意事项如果系统里用了多颗ADRV9026做同步SYSREF的走线要严格等长确保每颗芯片收到的SYSREF时序一致。参考时钟也要同源避免频偏。SPI配置要按顺序来先配置主芯片再配置从芯片。多芯片同步的调试我建议先用示波器测量每颗芯片的SYSREF和参考时钟的时序关系确认满足建立保持时间的要求。然后再建立JESD204B链路最后校准通道间的相位一致性。6. 调试工具与实测数据记录6.1 关键调试工具清单调试这套系统我用到的工具包括频谱仪、矢量网络分析仪、信号发生器、示波器、误码仪、可调电源、万用表。频谱仪用来测发射通道的功率和频谱矢量网络分析仪用来测S参数和相位一致性信号发生器用来给接收通道输入测试信号示波器用来测时钟和高速信号误码仪用来测JESD204B的误码率。软件方面我用的是厂商提供的配置软件和FPGA厂商的JESD204B调试工具。配置软件用来生成寄存器配置调试工具用来监控链路状态和误码率。6.2 实测性能数据与设计目标对比实测下来发射通道的输出功率在20dBm左右EVM在1.5%左右满足设计目标。接收通道的噪声系数在2.5dB左右增益在30dB左右也满足设计目标。通道间的幅度一致性在0.5dB以内相位一致性在5度以内满足相控阵的要求。JESD204B链路的误码率在1E-12以下链路稳定没有出现周期性失锁的情况。电源噪声在射频带内低于-150dBm/Hz对接收灵敏度的影响可以忽略。6.3 从实测中总结的校准顺序建议校准的顺序我建议是先校准本振泄漏再校准镜像抑制再校准通道增益最后校准通道间相位。本振泄漏和镜像抑制校准需要在没有输入信号的条件下进行通道增益和相位校准需要输入已知信号。校准的时候要注意温度的影响ADRV9026的增益和相位会随温度漂移所以校准最好在系统达到热平衡后进行。如果系统工作环境温度变化大可能需要定期重新校准。7. 个人实操心得与后续扩展方向这套4T4R射频系统从零搭建到稳定运行前后花了大概两个月时间其中大部分时间花在JESD204B链路调试和通道校准上。我最大的体会是射频系统的调试没有捷径每一个参数都要算清楚每一根走线都要认真对待。数据手册上的推荐值可以参考但不能照搬因为实际PCB的寄生参数和器件差异会让推荐值偏离。另一个体会是调试工具的选择很重要。一台好的频谱仪和矢量网络分析仪能让调试效率提升好几倍。我建议在预算允许的情况下尽量选择带宽足够、动态范围足够大的仪器。后续我计划在这套系统上做波束成形算法的验证四个通道的相位和幅度可以独立控制通过调整通道间的相位差来实现波束扫描。这需要更精确的通道间相位校准以及更快的波束切换速度。另外我还想试试JESD204C接口线速率更高可以支持更大的带宽但调试复杂度也会更高。如果你也在搭建类似的系统我的建议是先把时钟和电源做好这两部分是基础基础不牢后面全是坑。JESD204B链路调试要有耐心参数一个一个对信号一段一段测总能找到问题。通道校准要按顺序来先校准本振和镜像再校准增益和相位不要跳步。
从零搭建4T4R射频系统：ADRV9026与JESD204B实战指南
1. 为什么4T4R射频系统值得从零搭一遍ADRV9026这颗芯片在射频圈子里被讨论得越来越多尤其是做大规模MIMO、相控阵、5G小基站或者专用无线通信设备的团队几乎绕不开它。它是一颗四通道收发一体的射频捷变收发器单芯片就能撑起4个发射通道加4个接收通道也就是大家常说的4T4R。我第一次拿到这块芯片的评估板时心里其实有点打鼓——通道数翻倍带来的不只是数据量的线性增长还有时钟树复杂度、JESD204B链路同步、通道间相位一致性这些让人头大的问题。这篇内容就是把我从零搭建一套4T4R射频系统的完整过程拆开来讲。从需求定义、器件选型、原理图设计思路到JESD204B链路建立、时钟方案规划、通道校准再到实际调试中踩过的坑和排查方法都会涉及。适合已经有一定射频基础、准备上手ADRV9026或者类似高集成度收发器的工程师也适合正在评估4T4R架构是否适合自己项目的技术负责人。我不会只讲“怎么接”更会讲“为什么这么接”因为射频系统里一个错误的走线或者一个没算对的时钟参数就能让你在频谱仪前坐一整天。ADRV9026的核心价值在于把4个发射和4个接收通道集成到一颗芯片里同时支持最高200MHz的瞬时带宽覆盖频率范围从650MHz到6000MHz。这意味着你可以用它做TDD和FDD两种模式灵活配置通道作为发射或接收。但集成度高也意味着配置复杂度高尤其是JESD204B接口的链路参数、多芯片同步机制、以及本振泄漏和镜像抑制的校准这些都不是看几页数据手册就能搞定的。我搭建这套系统的初衷是做一个四通道相控阵收发验证平台需要四个通道之间保持严格的相位相干性同时通过JESD204B接口把数据送到FPGA做波束成形处理。这个需求决定了我在时钟方案、PCB布局、电源设计上必须做很多取舍。下面我就按实际操作的顺序把整个搭建过程拆解开来。2. 系统架构设计与核心器件选型2.1 4T4R架构的整体框图规划在动手画原理图之前我先在纸上把整个系统的信号链和时钟链画了一遍。ADRV9026作为核心收发器左边是射频前端包括功率放大器、低噪声放大器、滤波器和开关右边是数字接口通过JESD204B连接到FPGA中间是时钟和电源管理。射频前端这边四个发射通道我计划用独立的PA驱动每个通道的輸出功率目标在20dBm左右所以需要选择增益足够的驱动放大器。接收通道这边因为要做相控阵四个通道的噪声系数要尽量一致我选了低噪声系数的LNA并且在前端加了限幅器保护。收发切换用TDD开关开关的隔离度和切换速度直接影响系统的动态范围。数字接口这边ADRV9026支持JESD204B和JESD204C两种协议我选的是JESD204B因为FPGA端的IP核支持更成熟调试工具也更丰富。JESD204B的链路参数需要根据采样率、通道数和FPGA的SerDes能力来算这个后面会详细讲。时钟方案是整个系统的心脏。ADRV9026需要外部提供参考时钟内部PLL再生成收发所需的LO和采样时钟。我选了一颗低相噪的时钟发生器作为参考源同时给FPGA和ADRV9026提供同源的参考时钟确保JESD204B的SYSREF信号能够正确对齐。电源设计也不能马虎。ADRV9026的发射通道和接收通道对电源噪声非常敏感尤其是PLL和VCO的供电。我用了多级LDO加滤波的方案数字部分和模拟部分分开供电避免数字开关噪声串到射频通道里。2.2 ADRV9026关键引脚与接口分配ADRV9026的引脚数量不少但真正需要重点关注的是这几类射频输入输出引脚、JESD204B高速串行接口、时钟输入输出、SPI控制接口、以及电源和地。射频引脚这边四个发射通道的差分输出需要匹配到单端我用巴伦做转换巴伦的带宽和插入损耗直接影响发射通道的平坦度。接收通道的差分输入同样需要巴伦而且巴伦的相位平衡度会影响通道间的幅度一致性。JESD204B接口是高速差分对ADRV9026最多支持8个收发通道的SerDes链路。在4T4R配置下我用了4个发射SerDes和4个接收SerDes每个SerDes的线速率根据采样率和通道数来定。这里要注意的是SerDes的差分走线必须严格等长阻抗控制在100欧姆否则链路误码率会飙升。SPI接口用来配置ADRV9026的内部寄存器包括通道使能、增益设置、校准模式等。SPI的时钟速率不能太高我一般用10MHz左右走线尽量短避免干扰射频通道。时钟输入这边ADRV9026需要一个参考时钟输入我选的是100MHz的差分时钟。SYSREF信号用来做JESD204B的多帧同步这个信号的走线要和其他高速信号隔离否则容易引入抖动。2.3 时钟方案与JESD204B链路参数计算时钟方案我反复算了很久。ADRV9026的内部PLL需要根据参考时钟和目标LO频率来配置分频比和倍频比。假设参考时钟是100MHz目标LO是2.4GHz那么PLL的倍频比就是24倍。但PLL的环路带宽和相位噪声需要权衡环路带宽太宽会引入参考时钟的噪声太窄又会导致锁定时间过长。JESD204B的链路参数计算更关键。假设每个发射通道的采样率是245.76MSPS4个通道每个采样点16位那么总数据率就是245.76M × 4 × 16 15.7Gbps。如果用一个SerDes lane传输线速率就是15.7Gbps这对FPGA的SerDes和PCB走线都是极大的挑战。所以我用了4个lane每个lane的线速率降到3.93Gbps这样走线和均衡都好处理。JESD204B的帧结构也需要配置。我选的是每帧2个octet每多帧16帧这样SYSREF的周期就是16帧。帧时钟和线速率的关系是线速率 帧时钟 × 每帧octet数 × 108B/10B编码。算下来帧时钟大约是196.6MHzSYSREF的频率就是帧时钟除以16约12.3MHz。这些参数在FPGA端的JESD204B IP核里也要对应配置两边必须完全一致否则链路根本建不起来。我见过太多人因为帧参数不匹配调了一整天以为硬件坏了结果只是软件配置差了一个数字。3. 原理图设计与PCB布局的实操要点3.1 射频前端匹配与巴伦选型射频前端的匹配网络是原理图设计里最需要耐心的部分。ADRV9026的发射输出是差分形式输出阻抗在宽频带内并不是恒定的50欧姆所以巴伦的选择和匹配网络的拓扑直接决定了发射通道的增益平坦度和回波损耗。我选的是宽带巴伦覆盖650MHz到6GHz插入损耗在1dB以内幅度不平衡度小于0.5dB相位不平衡度小于5度。这个指标很关键因为相位不平衡会直接恶化发射通道的EVM尤其是在高阶调制下。匹配网络我用的是LC低通加高通组合先用电容隔直再用电感做匹配。实际调试时我发现数据手册推荐的匹配值在低频段表现不错但在高频段回波损耗会变差所以我在高频段额外加了一个可调电容做微调。这里有个经验匹配网络的元件尽量选高Q值的尤其是电感低Q电感会引入额外的损耗和相位偏移。接收通道的匹配类似但更注重噪声系数。我在LNA输入端加了匹配网络把最佳噪声匹配和最佳功率匹配折中处理。实际测试下来接收通道的噪声系数在2.5dB左右满足设计目标。3.2 JESD204B高速走线的等长与阻抗控制JESD204B的SerDes走线是PCB设计里最考验功力的地方。我用的线速率是3.93Gbps虽然不算特别高但如果不做等长和阻抗控制链路误码率会很高。差分对的阻抗我控制在100欧姆差分对内的两根线等长误差控制在5mil以内差分对之间的等长误差控制在50mil以内。走线尽量走内层参考平面完整避免跨分割。过孔的数量要尽量少每个过孔都会引入阻抗不连续和寄生电容。SYSREF信号的走线我单独处理和其他高速信号保持至少3倍线宽的间距并且包地处理。SYSREF的抖动直接影响多帧同步的稳定性如果抖动太大链路会周期性地失锁。电源和地的处理也很重要。ADRV9026的电源引脚旁边我都放了去耦电容小电容靠近引脚大电容稍微远一点。地平面我用了完整的接地层射频地和数字地通过磁珠单点连接避免数字噪声串到射频通道。3.3 电源树设计与噪声抑制电源树的设计我改了三版。第一版用了开关电源加LDO的方案结果发现开关电源的开关频率谐波正好落在射频通道的带内导致接收灵敏度下降。第二版我把开关电源换成了线性电源噪声是下来了但效率太低发热严重。第三版我用了开关电源加多级LDO加LC滤波的方案开关频率选在射频带外LDO的PSRR在射频带内足够高LC滤波进一步抑制高频噪声。ADRV9026的发射通道和接收通道我用了独立的LDO供电PLL和VCO的供电单独用了一颗超低噪声的LDO。数字部分的供电和模拟部分分开通过磁珠隔离。实际测试下来接收通道的底噪在-155dBm/Hz左右满足设计目标。这里有个细节LDO的输出去耦电容不能只用大电容要大小电容搭配小电容抑制高频噪声大电容提供瞬态响应。我一般用0.1uF和10uF组合有时候还会加一个1nF的电容抑制更高频的噪声。4. 从零搭建的完整实操过程4.1 硬件焊接与上电检查PCB打样回来后我先做了目视检查确认没有明显的短路和虚焊。然后测量了各电源轨的对地阻抗确认没有短路。上电的时候我用的是可调电源限流设置在500mA电压从0慢慢往上调观察电流变化。如果电流突然跳变说明有短路或者器件损坏。上电后我先测量了各电源轨的电压确认在正常范围内。然后用示波器测量了参考时钟的波形确认频率和幅度都正常。接着用SPI接口读取ADRV9026的芯片ID确认SPI通信正常。这一步很关键如果SPI都通不了后面的配置根本没法做。4.2 SPI寄存器配置与通道使能ADRV9026的寄存器配置是通过SPI接口完成的配置项非常多包括通道使能、增益设置、滤波器配置、校准模式等。我一般先用厂商提供的配置软件生成一个基础配置文件然后根据实际需求修改。通道使能是最基本的配置。4T4R模式下我需要使能4个发射通道和4个接收通道。每个通道的增益可以独立设置我一般先设置一个中间增益等链路建立后再细调。滤波器配置也很重要。ADRV9026内部有可编程的FIR滤波器和抽取/内插滤波器用来做采样率转换和带外抑制。我根据信号带宽和采样率配置了合适的抽取/内插比确保带外噪声不会混叠到带内。校准模式我选了自动校准包括本振泄漏校准和镜像抑制校准。自动校准需要一定的时间校准期间不能有射频信号输入否则校准结果会不准确。4.3 JESD204B链路建立与同步JESD204B链路的建立是整个系统调试中最关键也最容易出问题的环节。链路建立的过程分为几个阶段代码组同步、初始通道对齐、多帧同步。代码组同步阶段接收端发送同步请求发送端发送连续的K28.5字符接收端检测到足够的K28.5字符后认为代码组同步完成。这个阶段如果失败通常是线速率不匹配或者信号质量太差。初始通道对齐阶段发送端发送ILA序列接收端根据ILA序列对齐各个lane的数据。这个阶段如果失败通常是lane之间的偏斜太大需要调整等长或者均衡。多帧同步阶段SYSREF信号用来对齐多帧的边界。这个阶段如果失败通常是SYSREF的抖动太大或者时序不满足要求。我在调试时遇到过一次链路周期性失锁的问题后来发现是SYSREF的走线太长抖动太大。我把SYSREF的走线缩短并加了包地处理后链路就稳定了。4.4 发射通道功率与接收通道增益校准链路建立后我开始校准发射通道的功率和接收通道的增益。发射通道的功率校准我用的是频谱仪先设置一个较低的增益测量输出功率然后逐步增加增益直到达到目标功率。每个通道都要单独校准因为通道之间的增益差异可能有1到2dB。接收通道的增益校准我用的是信号发生器输入一个已知功率的信号测量接收通道的输出数字幅度然后调整增益使输出幅度在合适范围内。接收通道的增益校准还要注意噪声系数增益太高会压缩增益太低会恶化噪声系数。通道间的相位一致性是相控阵应用的关键。我用的是矢量网络分析仪测量四个接收通道之间的相位差然后通过调整通道的延迟来校准。ADRV9026内部有可编程的延迟调整功能可以精确到采样周期的几分之一。5. 常见问题与排查技巧实录5.1 JESD204B链路无法建立的排查思路JESD204B链路建不起来是最常见的问题排查思路我总结了一个顺序先查时钟再查电源再查配置最后查信号完整性。时钟方面先确认参考时钟的频率和幅度是否正常再确认SYSREF的频率和时序是否满足要求。电源方面确认各电源轨的电压和噪声是否在正常范围内。配置方面确认FPGA端和ADRV9026端的JESD204B参数是否完全一致包括线速率、帧参数、多帧参数等。信号完整性方面用示波器或者误码仪测量SerDes的信号质量确认眼图是否张开。我遇到过一次链路建不起来的情况查了半天发现是FPGA端的JESD204B IP核的参考时钟和ADRV9026的参考时钟不是同源导致频偏太大。后来我把两个时钟改成同源后链路就正常了。5.2 发射通道EVM恶化的常见原因发射通道EVM恶化可能的原因很多我按概率从高到低排了个序本振泄漏、镜像抑制不足、通道间串扰、电源噪声、匹配网络失配。本振泄漏是最常见的表现为频谱上LO频率处有一个尖峰。ADRV9026有本振泄漏校准功能校准后可以把泄漏抑制到-60dBc以下。镜像抑制不足表现为频谱上镜像频率处有信号ADRV9026也有镜像抑制校准功能。通道间串扰在4T4R模式下比较常见尤其是发射通道之间。我通过增加通道间的隔离度来改善包括在PCB布局上拉开通道间距、在电源上增加隔离、在射频前端增加滤波器。电源噪声的影响也很大尤其是PLL和VCO的供电。我用超低噪声的LDO和LC滤波来抑制电源噪声效果很明显。5.3 接收通道灵敏度下降的排查方法接收通道灵敏度下降我一般先测噪声系数再测增益最后测线性度。噪声系数变差可能是LNA损坏、匹配网络失配、或者电源噪声变大。增益变低可能是LNA增益下降、或者通道配置错误。线性度变差可能是输入信号太大导致压缩或者偏置点漂移。我遇到过一次接收灵敏度突然下降的情况查了半天发现是LNA的偏置电阻虚焊导致LNA的偏置电流不足增益下降。重新焊接后问题解决。5.4 多芯片同步的注意事项如果系统里用了多颗ADRV9026做同步SYSREF的走线要严格等长确保每颗芯片收到的SYSREF时序一致。参考时钟也要同源避免频偏。SPI配置要按顺序来先配置主芯片再配置从芯片。多芯片同步的调试我建议先用示波器测量每颗芯片的SYSREF和参考时钟的时序关系确认满足建立保持时间的要求。然后再建立JESD204B链路最后校准通道间的相位一致性。6. 调试工具与实测数据记录6.1 关键调试工具清单调试这套系统我用到的工具包括频谱仪、矢量网络分析仪、信号发生器、示波器、误码仪、可调电源、万用表。频谱仪用来测发射通道的功率和频谱矢量网络分析仪用来测S参数和相位一致性信号发生器用来给接收通道输入测试信号示波器用来测时钟和高速信号误码仪用来测JESD204B的误码率。软件方面我用的是厂商提供的配置软件和FPGA厂商的JESD204B调试工具。配置软件用来生成寄存器配置调试工具用来监控链路状态和误码率。6.2 实测性能数据与设计目标对比实测下来发射通道的输出功率在20dBm左右EVM在1.5%左右满足设计目标。接收通道的噪声系数在2.5dB左右增益在30dB左右也满足设计目标。通道间的幅度一致性在0.5dB以内相位一致性在5度以内满足相控阵的要求。JESD204B链路的误码率在1E-12以下链路稳定没有出现周期性失锁的情况。电源噪声在射频带内低于-150dBm/Hz对接收灵敏度的影响可以忽略。6.3 从实测中总结的校准顺序建议校准的顺序我建议是先校准本振泄漏再校准镜像抑制再校准通道增益最后校准通道间相位。本振泄漏和镜像抑制校准需要在没有输入信号的条件下进行通道增益和相位校准需要输入已知信号。校准的时候要注意温度的影响ADRV9026的增益和相位会随温度漂移所以校准最好在系统达到热平衡后进行。如果系统工作环境温度变化大可能需要定期重新校准。7. 个人实操心得与后续扩展方向这套4T4R射频系统从零搭建到稳定运行前后花了大概两个月时间其中大部分时间花在JESD204B链路调试和通道校准上。我最大的体会是射频系统的调试没有捷径每一个参数都要算清楚每一根走线都要认真对待。数据手册上的推荐值可以参考但不能照搬因为实际PCB的寄生参数和器件差异会让推荐值偏离。另一个体会是调试工具的选择很重要。一台好的频谱仪和矢量网络分析仪能让调试效率提升好几倍。我建议在预算允许的情况下尽量选择带宽足够、动态范围足够大的仪器。后续我计划在这套系统上做波束成形算法的验证四个通道的相位和幅度可以独立控制通过调整通道间的相位差来实现波束扫描。这需要更精确的通道间相位校准以及更快的波束切换速度。另外我还想试试JESD204C接口线速率更高可以支持更大的带宽但调试复杂度也会更高。如果你也在搭建类似的系统我的建议是先把时钟和电源做好这两部分是基础基础不牢后面全是坑。JESD204B链路调试要有耐心参数一个一个对信号一段一段测总能找到问题。通道校准要按顺序来先校准本振和镜像再校准增益和相位不要跳步。
