上个月调一块传感器板卡的电源链路5V输入、3.3V输出的LDO后级并了一颗10uF的MLCC。空载和轻载一切正常可负载电流一拉到300mA左右示波器上就开始出现周期性“打嗝”频率几十千赫幅度几十毫伏看起来像电源在呼吸。我一开始怀疑是负载电流太大、环路带宽不够换更大容量的电容反而抖得更凶。最后把输出电容换成一棵钽电容问题当场消失——罪魁祸首就是输出电容那颗几乎没人关心的ESR电阻。这篇文章我就用LTspice把整个过程完整复现一遍先说清楚ESR为什么能影响LDO环路稳定性再搭一个能看到内部环路的LDO测试台用电压注入法测环路增益和相位裕度最后用.step参数扫描不同ESR值让你亲眼看到相位裕度是怎么被一颗小电阻“拿捏”的。LTspice是免费工具官网能直接下载照着本文一步步来基本能避开我踩过的坑。1. 为什么一颗小电阻能让LDO自激振荡——先把环路稳定性的账算清楚1.1 LDO本质是“带功率级的负反馈放大器”很多人把LDO当三端黑盒子输入进、输出出、压差小最多再看一眼纹波抑制比。其实LDO内部就是一个典型的负反馈放大环路输出电压经过分压电阻取样和内部基准电压比较误差放大器把差值放大后驱动调整管调整管反过来调整输出电压最终目的是让反馈点电压无限逼近基准值。既然是负反馈放大器就逃不开自激振荡的问题。所有负反馈系统都有可能在某个频率上变成正反馈当环路增益幅度|T|等于1同时环路总相移达到-180°时负反馈就变成了正反馈电路开始自己激励自己。工程上衡量稳定性的标准不是“会不会振荡”而是“还有多少余量”这个余量就是相位裕度PM 180° ∠T(fc)其中fc是环路增益降到0dB幅度为1时的穿越频率。相位裕度越低闭环后的极点越靠近虚轴阶跃响应就越容易出现振铃PM趋近于0时系统基本就变成振荡器了。问题在于LDO的输出端不是纯电阻负载输出电容、负载电阻和电容本身的寄生ESR会在环路增益里引入极点和零点这些零极点的位置直接决定了穿越频率附近的相位曲线。ESR看着不起眼却在这个环节里扮演着决定性角色。1.2 输出电容的极点和ESR的零点一对欢喜冤家输出电容Cout和负载电阻Rload会构成一个低频极点fp_out 1 / (2π × Rload × Cout)假设负载10Ω、输出电容22uF这个极点只有724Hz左右。它会让环路增益以-20dB/dec下降并贡献-90°的相位滞后。误差放大器内部通常还有一个或多个极点如果这些相位滞后叠加起来在穿越频率附近就很容易逼近-180°。ESR的存在则给系统增加了一个零点fz_esr 1 / (2π × ESR × Cout)当ESR0.2Ω、Cout22uF时这个零点在36kHz附近。零点会带来20dB/dec的增益上升和最多90°的相位超前相当于在环路快要“撑不住”的时候拉一把把相位往回拽。问题就出在这个零点的位置。ESR如果太小零点频率被推到很高远在穿越频率之外该补的相位没补上环路就带着不足的相位裕度工作ESR如果太大零点频率又跑到了穿越频率以内增益被提前抬起来交越频率跟着变高系统在一个更高的频率点重新面临相位不足的问题。所以ESR不是越小越好也不是越大越好而是要让ESR零点落在穿越频率附近恰好把相位补起来。这也是很多LDO数据手册里会给出“输出电容ESR允许范围”的根本原因。1.3 ESR落在哪个区间才算“安全”不同LDO对ESR的要求千差万别老式LDO普遍需要靠ESR零点来稳定新式LDO很多内部已经做了补偿甚至可以无ESR稳定工作。但“ESR过低容易振、过高噪声差”这个趋势是通用的。ESR水平零点位置典型现象过低0.05Ω远高于穿越频率相位裕度不足负载阶跃振铃甚至自激合适0.1Ω~1Ω级别位于穿越频率附近相位补偿到位响应快且收敛过高5Ω级别远低于穿越频率带宽被压低瞬态恢复慢高频噪声增益抬高这个表格只是经验区间实际以具体LDO数据手册的“ESR稳定区域图”为准。问题是数据手册画的是理论曲线你实际选的电容ESR到底落在哪必须结合自己的电路去验证而这正是LTspice仿真能发挥价值的地方。2. 搭一个“开放解剖式”的LDO测试台——看得见内部环路的仿真电路2.1 器件清单与连接关系很多教程直接拖一款LTspice内置的LDO宏模型来做仿真这没问题但宏模型为了速度和收敛性做了大量简化内部节点不一定开放想在误差放大器输出端或者FB引脚处做电压注入往往无处下手。我自己入门时卡了很久后来干脆用分立元件搭了一个“开放解剖式”的LDO测试台每个器件都在明面上改参数和做测试都非常直观。核心器件清单如下元件型号/参数作用VIN直流5V输入电源VREF直流1.25V模拟内部基准U1UniversalOpamp2误差放大器M1PMOSVTO-1KP1调整管R110kΩ上分压电阻R210kΩ下分压电阻Cout22uFRser{ESR}输出电容Rload10Ω基础负载Istep脉冲电流源可选瞬态阶跃负载连接关系是VIN接PMOS源极PMOS漏极接OUT节点PMOS栅极接运放输出运放同相输入接VREF反相输入接FBOUT经过R1到MID节点MID经过R2到地MID节点再引出到FB正常闭环时两者直连Cout和Rload并联在OUT到地之间。这个结构就是教科书级LDO负反馈让MID节点的电压稳定在1.25V所以输出电压Vout 1.25 × (1 R1/R2) 2.5V。调整管用PMOS而不是PNP是因为MOS管栅极电流几乎为零不用担心误差放大器驱动能力不足的问题。2.2 关键参数和设置细节误差放大器我建议用LTspice元件库的UniversalOpamp2不要用纯理想运放。把增益带宽积GBW设置成1MHz左右开环增益Avol设置成100k压摆率Slew可以设10M。普通LDO的误差放大器带宽大概就在这个量级如果设成理想运放穿越频率会跑到几兆甚至几十兆测出来的相位裕度没有参考意义。PMOS管在LTspice里直接选择标准PMOS符号设置模型参数VTO-1、KP1。W和L保持默认即可这个测试台的目的不是精确复现某一颗LDO芯片而是看ESR对环路稳定性的影响趋势。W和L会影响输出阻抗和跨导但不会改变“ESR零点位置决定相位裕度”的核心结论。输出电容的设置要特别注意。在LTspice里普通电容符号的属性中有一个Rser参数代表串联等效电阻。直接在Value2或SpiceLine一栏填Rser{ESR}就能实现用.step扫描ESR的玩法。具体做法是右键电容在“SpiceLine”里输入Rser{ESR}然后在仿真指令中添加.step param RESR list 0.02 0.2 2 20这样一次仿真就能得到四条不同ESR下的曲线。如果用独立电阻串联电容也能实现同样效果但物理上ESR是电容的内部寄生参数用Rser更接近真实模型AC分析和瞬态分析时的节点也少一个后处理更干净。2.3 用Rser{ESR}给电容装上可扫描的“寄生电阻”LTspice里给电容加寄生参数除了在图形界面填也可以直接在网表里写。比如在原理图编辑界面按快捷键“T”放置文本输入Cout OUT 0 22u Rser{RESR} M1 OUT GATE IN IN PMOS .model PMOS PMOS(VTO-1 KP1)如果电路中已经有Cout和M1元件就不需要再用网表重复定义图形界面右键设置即可。我个人习惯是保留图形元件只把Rser用大括号表达式写在属性里这样既能图形化查看电路又能批量扫描参数。这个测试台搭完之后先用.op跑一下直流工作点确认FB节点电压在1.25V附近说明闭环静态工作正常。如果差得远大概率是PMOS极性接反或者运放供电电压不够。3. 电压注入法给LDO环路做一次标准的“体检”3.1 为什么选择在FB引脚处断开要测量环路增益核心思路就是把闭环环路“剪开”在断开处注入一个已知交流信号测量信号沿环路走一圈回到断开处的幅度和相位。断点选择很讲究至少要满足三个条件第一断开后直流工作点不能被破坏否则整个电路的工作状态都变了测出来的不是真实工作点下的环路特性。第二注入信号要能从断开点沿整个环路完整走一圈。第三返回信号要能单独测量不能被注入源短路。综合这三点误差放大器的反相输入端也就是FB引脚是最理想的断点。FB是运放的高阻输入端串联进去或者对地注入都不影响直流偏置信号从这里注入后经过运放、调整管、反馈分压网络完整走一圈后回到分压器中点正好就是我们要测的“返回信号”。3.2 大电感隔离对地注入的完整接法在LTspice里实操时我喜欢用“大电感隔离对地注入”的组合方式比直接串联电压源更容易理解也更好操作。具体步骤是先把MID节点和FB引脚之间的连线删掉然后在MID和FB之间插入一个1GH的大电感Liso。这个电感对直流来说阻抗为0所以静态工作点保持不变但对交流小信号来说1GH在1kHz时阻抗就已经高达6.28兆欧基本等于断路交流信号无法从MID直接传到FB。接着在FB节点对地接一个交流电压源Vtest设置DC0、AC1意思是直流输出0V不影响偏置交流小信号幅度为1V作为测试注入源。完整连接后在原理图添加AC分析指令.ac dec 100 1 100Meg跑完仿真后在波形窗口添加表达式-(V(mid)/V(fb))这里V(fb)是注入点的电压V(mid)是环路返回点电压。由于Vtest的交流幅度就是1V所以V(mid)/V(fb)的比值直接反映信号沿环路传播一圈的增益。负号用于匹配负反馈环路的符号约定。这个方法的巧妙之处在于1GH大电感把直流和交流路径彻底分开了直流靠电感维持交流靠Vtest注入两者互不干扰。仿真过程中如果发现FB节点直流电压偏离1.25V说明Liso没有正确连接或者Vtest的直流属性被误设成了非0值。3.3 从Bode图读出相位裕度跑完AC分析后波形窗口里显示的是一条从低频到高频的环路增益曲线。第一步先看幅度曲线找到它穿过0dB的位置这个频率就是穿越频率fc。第二步看同频率下相位曲线的度数相位裕度就是PM 180° 相位角比如相位曲线在穿越频率处显示-125°那么PM就是55°属于比较健康的范围。如果显示-160°PM只有20°那这个电路基本已经处于“一碰就振”的状态。在读相位的时候有几个LTspice操作技巧。用鼠标左键点击曲线可以查看数据点按住Ctrl键点击可以显示更详细的数据标签。更快的办法是直接在波形窗口输入快捷键“Ctrl左键”找到幅度为0dB附近的频率点然后再把鼠标切到相位曲线看同一频率下对应的相位值。两条曲线分开显示时可以用游标功能一个游标放在幅度曲线的0dB交点另一个游标对齐到相位曲线的同频率点。以我这个测试台为例ESR0.2Ω时仿真得到的穿越频率大概在30kHz到50kHz这个区间相位裕度大约50°。这个结果说明零点确实把相位补偿到了合理位置。4. ESR参数扫描看着相位裕度被一颗电阻“拿捏”4.1 一次跑四条曲线的.step设置现在进入本文最直观的环节用.step指令扫描ESR。在仿真指令里加上一行.step param RESR list 0.02 0.2 2 20配合之前的.ac dec 100 1 100MegLTspice会自动跑四次仿真每次都把RESR替换成列表里的一个值最终得到四条叠加在一起的曲线。在波形窗口里右键图例会看到每次扫描对应的ESR值点掉其他曲线就能单独观察某一组数据。这种方式比手动改四次参数再分别跑仿真高效得多而且能把各条曲线直接叠在一起对比趋势一目了然。如果还想把瞬态仿真也纳入扫描只需把.step放在瞬态分析的同一个仿真指令组里LTspice会依次用各ESR值跑瞬态输出波形同样可以按步进值区分。4.2 四种ESR下的环路特性对比结合我的测试台参数22uF电容搭配不同ESR时ESR零点的位置变化非常大导致环路特性差异也极其明显。ESRESR零点频率穿越频率趋势相位裕度稳定性判断0.02Ω约362kHz穿越频率偏高很低接近0°~20°极易自激0.2Ω约36kHz适中约50°稳定响应好2Ω约3.6kHz偏低表面较高但带宽窄稳定但动态响应差20Ω约360Hz很低看似高实际高频噪声增益大不推荐注意这些具体数值来自我的仿真环境你搭出来的电路可能因为运放模型、PMOS参数不同而略有差异但趋势是一致的。低ESR的时候零点推到几百千赫之外根本没机会在穿越频率附近起作用相位裕度就剩不下多少高ESR的时候零点过早进入增益段把增益抬高穿越频率被推到更高处于是相位又在高频段恶化了。这个对比充分说明了一件事ESR并不是一个“越低越好”的寄生参数在传统LDO架构里它是补偿网络的一部分。4.3 瞬态验证振铃、自激和波形恢复AC分析告诉我们“稳不稳”但很多人看Bode图还是没感觉。为了让问题更直观我习惯在AC分析之后再跑一次瞬态给电路一个负载阶跃直接观察输出电压波形的表现。在OUT节点加一个脉冲电流源模拟负载从轻载到重载的突变Istep OUT 0 PULSE(0 0.4 1m 1u 1u 1m 3m)基础负载Rload10Ω大约250mA静态电流阶跃再叠加400mA总负载峰值接近650mA。瞬态仿真指令.tran 0 5m 0 0.5u最大步长设0.5us是为了避免漏掉高频振铃细节。波形结果里能看到三种典型状态。ESR0.02Ω时VOUT在阶跃后直接进入持续振荡幅度几十毫伏频率在几十千赫而且衰减非常慢基本就是自激状态ESR0.2Ω时阶跃后VOUT有一个明显的过冲但两三微秒内就收敛回稳定值这是比较理想的状态ESR2Ω时VOUT不会自激但恢复时间明显拉长像“拖泥带水”一样慢慢爬回稳态说明环路带宽被压低了。我建议你跑完AC分析后一定顺手做一次瞬态验证两者能互相印证。AC显示PM低瞬态必有振铃AC显示PM尚可但穿越频率偏低瞬态就一定表现出响应变慢。如果出现AC结果和瞬态结果对不上的情况优先检查是不是注入法接线接错了。5. 仿真之外的三个现实坑——真实电容没那么听话5.1 MLCC的DC偏压让容值悄悄“缩水”仿真里把22uF设成22uF但现实中MLCC在直流偏压下的容量缩水是非常严重的。一颗标称22uF的X5R或者X7R电容在5V直流偏压下实际容量可能只剩50%甚至更低只剩8到12uF。容量一变输出极点和ESR零点的频率都会跟着变。仿真里假设的36kHz零点在真实市电下可能飘到60kHz以上原来计算的相位裕度就不再成立。这一点在低ESR的MLCC场景下尤其危险因为MLCC本身ESR就只有几毫欧到几十毫欧本来就是相位裕度最紧张的区域容量再一缩水零点更往高频跑相当于雪上加霜。所以我做仿真时会按照电容数据手册的“电容-直流偏压曲线”把容值取成实际工作电压下的值而不是标称值。LTspice里的Cout直接填这个降额后的容值就行。仿真结果如果显示相位裕度贴着30°的边那实际板子大概率是要出事的。5.2 并联电容组会把ESR压得很低工程上为了降低输出纹波经常在LDO输出端并联好几颗MLCC。很多人的直觉是“并联电容越多越好”但从环路稳定性角度看并联电容会显著改变等效ESR。两颗相同规格的MLCC并联容值加倍等效ESR减半。假如单颗电容ESR是10mΩ并联之后变成5mΩ零点频率直接翻倍。如果你在设计初期是依靠单颗电容的ESR来保证相位裕度并联之后很可能悄悄突破了稳定下限轻则振铃重则自激。仿真时可以用一个等效的Cout值加等效Rser来模拟并联组也可以用LTspice里直接并联多个电容元件让仿真器自己算。我更推荐后者因为多个电容的不同ESR和不同容值组合等效频率特性并不是简单加减就能看出来的让仿真器算更准确。5.3 温度和老化让ESR漂移一个数量级ESR不是一个固定的数它随温度、频率、使用时间都会变化。钽电容在低温时ESR会明显上升铝电解电容随着使用时间增加内部电解液干涸ESR可能增大到初始值的几倍。MLCC虽然ESR很低但在不同频率下也有波动。电容类型典型ESR范围主要变化因素MLCC1mΩ~50mΩ直流偏压、温度钽电容0.1Ω~1Ω低温时ESR上升铝电解0.1Ω~几Ω老化后ESR增大仿真时如果把ESR当成一个固定点很容易忽略批量生产和全温区工作时的风险。正确做法是把ESR当做一个区间用.step param RESR list 0.01 0.1 0.5 2 10扫一个范围确认在整个区间内相位裕度都满足要求。这个“两点角”验证思路才是工程级仿真该有的严谨度。5.4 最稳妥的对策按ESR上下限各仿一轮综合上面几个坑我在实际项目里的做法很固定选定输出电容型号后先查数据手册确定ESR的最小值和最大值把这两个边界分别填进Rser跑一轮AC和瞬态。如果两个边界下相位裕度都在45°以上瞬态波形收敛正常这颗电容才敢用在量产设计里。如果仿真发现边界值不满足通常的解决思路包括换LDO型号、调输出容值、在输出端增加阻尼电阻或前馈电容调整零点位置。其中前馈电容是很多新手的盲区这里先埋个伏笔后面专题再展开。6. LTspice实操中容易踩的几个坑6.1 理想运放模型会高估稳定性刚接触LTspice时很多人图省事直接用[opamps]里的理想opamp模型来搭误差放大器。理想运放开环增益无穷大、带宽无穷大仿真出来的环路穿越频率会被推到很高相位裕度看起来也非常富余。等你把电路板做出来会发现实际LDO根本稳不住。这是因为真实误差放大器的增益带宽积是有限的。普通LDO内部误差放大器GBW通常在几百kHz到几MHz这个带宽限制了整个环路的穿越频率不可能太高。如果用理想运放穿越频率可能跑到10MHz以上ESR零点的位置反而显得不那么重要完全掩盖了真实场景下的稳定性风险。我在测试台里用UniversalOpamp2并设置GBW1M、Avol100k就是为了让仿真的环路特性更接近真实LDO。你自己搭电路时也建议给运放设置一个合理的带宽限制否则仿出来的结果只能当“理想化参考”不能作为稳不稳定的依据。6.2 仿真不收敛时的急救流程LTspice在瞬态仿真时偶尔会报“Time step too small”错误原因通常是电路存在不合理的突变或者模型参数太极端。遇到这个报错按下面的顺序排查基本都能解决。先跑一遍.op确认直流工作点是否正常。如果工作点异常比如PMOS栅极电压异常、FB节点远离1.25V先修电路连接。工作点正常但仍然不收敛的就把瞬态仿真的最大步长调小从默认值改成0.1u甚至0.01u强迫仿真器在快速变化区间多算几步。还不行的话打开LTspice控制面板在SPICE选项卡里把积分方式从默认的Trapezoidal改成Gear这种算法在振荡电路里通常更稳定。如果还是不收敛检查PMOS模型的Cgd和Cgs寄生电容。理想开关模型在切换瞬间会产生极高的dV/dt数值计算容易爆掉给模型加上皮法级别的寄生电容能让仿真器喘过气来。6.3 相位裕度的读取与记录技巧相位裕度的读取看似简单实际操作中有几个提升效率的小习惯。多组ESR曲线叠在一起时直接在波形窗口看全部曲线会很乱。右键图例里的步进项选择“Select Steps”可以单独显示某一组ESR的数据对比之后再切换比全堆在一起清晰得多。读取穿越频率时我会在幅度曲线接近0dB的位置用Ctrl左键点击LTspice会显示精确的坐标值。然后切换View找到相位曲线对应频率点的相位值。有时幅度曲线有多个穿越点取高频段第一次穿越0dB的那个点因为LDO的稳定性主要看这个点附近的相位情况。最后一个小建议把AC分析的PM数据和瞬态波形截图放在同一个表格里加上当时用的ESR值、电容容值这些参数攒成一个“稳定性调试记录”。项目做得越多这个记录就越值钱很多问题其实之前已经遇到过了。写在最后的经验这套仿真方法我前后用了一年多从最开始只会照着数据手册堆电容到现在投板前先跑一轮ESR扫描帮我在项目里避掉了至少三次LDO自激事故。说句实在话电源稳定性这种问题上电之前用仿真器花十分钟能看出来等板子贴好了再拿示波器补救成本完全不是一个量级。如果你现在正在被某个LDO的异常振荡折磨强烈建议先查输出电容的类型和实际ESR再对照数据手册确认它落在没有落在稳定窗口里。大部分“换个大电容就好”、“换成钽电容就行”这类经验主义操作本质都是在改变输出电容的零点位置。把LTspice里的这条ESR扫描流程跑通你就不再需要靠碰运气来选电容了。
LDO自激振荡之谜：ESR如何影响相位裕度及LTspice仿真验证
上个月调一块传感器板卡的电源链路5V输入、3.3V输出的LDO后级并了一颗10uF的MLCC。空载和轻载一切正常可负载电流一拉到300mA左右示波器上就开始出现周期性“打嗝”频率几十千赫幅度几十毫伏看起来像电源在呼吸。我一开始怀疑是负载电流太大、环路带宽不够换更大容量的电容反而抖得更凶。最后把输出电容换成一棵钽电容问题当场消失——罪魁祸首就是输出电容那颗几乎没人关心的ESR电阻。这篇文章我就用LTspice把整个过程完整复现一遍先说清楚ESR为什么能影响LDO环路稳定性再搭一个能看到内部环路的LDO测试台用电压注入法测环路增益和相位裕度最后用.step参数扫描不同ESR值让你亲眼看到相位裕度是怎么被一颗小电阻“拿捏”的。LTspice是免费工具官网能直接下载照着本文一步步来基本能避开我踩过的坑。1. 为什么一颗小电阻能让LDO自激振荡——先把环路稳定性的账算清楚1.1 LDO本质是“带功率级的负反馈放大器”很多人把LDO当三端黑盒子输入进、输出出、压差小最多再看一眼纹波抑制比。其实LDO内部就是一个典型的负反馈放大环路输出电压经过分压电阻取样和内部基准电压比较误差放大器把差值放大后驱动调整管调整管反过来调整输出电压最终目的是让反馈点电压无限逼近基准值。既然是负反馈放大器就逃不开自激振荡的问题。所有负反馈系统都有可能在某个频率上变成正反馈当环路增益幅度|T|等于1同时环路总相移达到-180°时负反馈就变成了正反馈电路开始自己激励自己。工程上衡量稳定性的标准不是“会不会振荡”而是“还有多少余量”这个余量就是相位裕度PM 180° ∠T(fc)其中fc是环路增益降到0dB幅度为1时的穿越频率。相位裕度越低闭环后的极点越靠近虚轴阶跃响应就越容易出现振铃PM趋近于0时系统基本就变成振荡器了。问题在于LDO的输出端不是纯电阻负载输出电容、负载电阻和电容本身的寄生ESR会在环路增益里引入极点和零点这些零极点的位置直接决定了穿越频率附近的相位曲线。ESR看着不起眼却在这个环节里扮演着决定性角色。1.2 输出电容的极点和ESR的零点一对欢喜冤家输出电容Cout和负载电阻Rload会构成一个低频极点fp_out 1 / (2π × Rload × Cout)假设负载10Ω、输出电容22uF这个极点只有724Hz左右。它会让环路增益以-20dB/dec下降并贡献-90°的相位滞后。误差放大器内部通常还有一个或多个极点如果这些相位滞后叠加起来在穿越频率附近就很容易逼近-180°。ESR的存在则给系统增加了一个零点fz_esr 1 / (2π × ESR × Cout)当ESR0.2Ω、Cout22uF时这个零点在36kHz附近。零点会带来20dB/dec的增益上升和最多90°的相位超前相当于在环路快要“撑不住”的时候拉一把把相位往回拽。问题就出在这个零点的位置。ESR如果太小零点频率被推到很高远在穿越频率之外该补的相位没补上环路就带着不足的相位裕度工作ESR如果太大零点频率又跑到了穿越频率以内增益被提前抬起来交越频率跟着变高系统在一个更高的频率点重新面临相位不足的问题。所以ESR不是越小越好也不是越大越好而是要让ESR零点落在穿越频率附近恰好把相位补起来。这也是很多LDO数据手册里会给出“输出电容ESR允许范围”的根本原因。1.3 ESR落在哪个区间才算“安全”不同LDO对ESR的要求千差万别老式LDO普遍需要靠ESR零点来稳定新式LDO很多内部已经做了补偿甚至可以无ESR稳定工作。但“ESR过低容易振、过高噪声差”这个趋势是通用的。ESR水平零点位置典型现象过低0.05Ω远高于穿越频率相位裕度不足负载阶跃振铃甚至自激合适0.1Ω~1Ω级别位于穿越频率附近相位补偿到位响应快且收敛过高5Ω级别远低于穿越频率带宽被压低瞬态恢复慢高频噪声增益抬高这个表格只是经验区间实际以具体LDO数据手册的“ESR稳定区域图”为准。问题是数据手册画的是理论曲线你实际选的电容ESR到底落在哪必须结合自己的电路去验证而这正是LTspice仿真能发挥价值的地方。2. 搭一个“开放解剖式”的LDO测试台——看得见内部环路的仿真电路2.1 器件清单与连接关系很多教程直接拖一款LTspice内置的LDO宏模型来做仿真这没问题但宏模型为了速度和收敛性做了大量简化内部节点不一定开放想在误差放大器输出端或者FB引脚处做电压注入往往无处下手。我自己入门时卡了很久后来干脆用分立元件搭了一个“开放解剖式”的LDO测试台每个器件都在明面上改参数和做测试都非常直观。核心器件清单如下元件型号/参数作用VIN直流5V输入电源VREF直流1.25V模拟内部基准U1UniversalOpamp2误差放大器M1PMOSVTO-1KP1调整管R110kΩ上分压电阻R210kΩ下分压电阻Cout22uFRser{ESR}输出电容Rload10Ω基础负载Istep脉冲电流源可选瞬态阶跃负载连接关系是VIN接PMOS源极PMOS漏极接OUT节点PMOS栅极接运放输出运放同相输入接VREF反相输入接FBOUT经过R1到MID节点MID经过R2到地MID节点再引出到FB正常闭环时两者直连Cout和Rload并联在OUT到地之间。这个结构就是教科书级LDO负反馈让MID节点的电压稳定在1.25V所以输出电压Vout 1.25 × (1 R1/R2) 2.5V。调整管用PMOS而不是PNP是因为MOS管栅极电流几乎为零不用担心误差放大器驱动能力不足的问题。2.2 关键参数和设置细节误差放大器我建议用LTspice元件库的UniversalOpamp2不要用纯理想运放。把增益带宽积GBW设置成1MHz左右开环增益Avol设置成100k压摆率Slew可以设10M。普通LDO的误差放大器带宽大概就在这个量级如果设成理想运放穿越频率会跑到几兆甚至几十兆测出来的相位裕度没有参考意义。PMOS管在LTspice里直接选择标准PMOS符号设置模型参数VTO-1、KP1。W和L保持默认即可这个测试台的目的不是精确复现某一颗LDO芯片而是看ESR对环路稳定性的影响趋势。W和L会影响输出阻抗和跨导但不会改变“ESR零点位置决定相位裕度”的核心结论。输出电容的设置要特别注意。在LTspice里普通电容符号的属性中有一个Rser参数代表串联等效电阻。直接在Value2或SpiceLine一栏填Rser{ESR}就能实现用.step扫描ESR的玩法。具体做法是右键电容在“SpiceLine”里输入Rser{ESR}然后在仿真指令中添加.step param RESR list 0.02 0.2 2 20这样一次仿真就能得到四条不同ESR下的曲线。如果用独立电阻串联电容也能实现同样效果但物理上ESR是电容的内部寄生参数用Rser更接近真实模型AC分析和瞬态分析时的节点也少一个后处理更干净。2.3 用Rser{ESR}给电容装上可扫描的“寄生电阻”LTspice里给电容加寄生参数除了在图形界面填也可以直接在网表里写。比如在原理图编辑界面按快捷键“T”放置文本输入Cout OUT 0 22u Rser{RESR} M1 OUT GATE IN IN PMOS .model PMOS PMOS(VTO-1 KP1)如果电路中已经有Cout和M1元件就不需要再用网表重复定义图形界面右键设置即可。我个人习惯是保留图形元件只把Rser用大括号表达式写在属性里这样既能图形化查看电路又能批量扫描参数。这个测试台搭完之后先用.op跑一下直流工作点确认FB节点电压在1.25V附近说明闭环静态工作正常。如果差得远大概率是PMOS极性接反或者运放供电电压不够。3. 电压注入法给LDO环路做一次标准的“体检”3.1 为什么选择在FB引脚处断开要测量环路增益核心思路就是把闭环环路“剪开”在断开处注入一个已知交流信号测量信号沿环路走一圈回到断开处的幅度和相位。断点选择很讲究至少要满足三个条件第一断开后直流工作点不能被破坏否则整个电路的工作状态都变了测出来的不是真实工作点下的环路特性。第二注入信号要能从断开点沿整个环路完整走一圈。第三返回信号要能单独测量不能被注入源短路。综合这三点误差放大器的反相输入端也就是FB引脚是最理想的断点。FB是运放的高阻输入端串联进去或者对地注入都不影响直流偏置信号从这里注入后经过运放、调整管、反馈分压网络完整走一圈后回到分压器中点正好就是我们要测的“返回信号”。3.2 大电感隔离对地注入的完整接法在LTspice里实操时我喜欢用“大电感隔离对地注入”的组合方式比直接串联电压源更容易理解也更好操作。具体步骤是先把MID节点和FB引脚之间的连线删掉然后在MID和FB之间插入一个1GH的大电感Liso。这个电感对直流来说阻抗为0所以静态工作点保持不变但对交流小信号来说1GH在1kHz时阻抗就已经高达6.28兆欧基本等于断路交流信号无法从MID直接传到FB。接着在FB节点对地接一个交流电压源Vtest设置DC0、AC1意思是直流输出0V不影响偏置交流小信号幅度为1V作为测试注入源。完整连接后在原理图添加AC分析指令.ac dec 100 1 100Meg跑完仿真后在波形窗口添加表达式-(V(mid)/V(fb))这里V(fb)是注入点的电压V(mid)是环路返回点电压。由于Vtest的交流幅度就是1V所以V(mid)/V(fb)的比值直接反映信号沿环路传播一圈的增益。负号用于匹配负反馈环路的符号约定。这个方法的巧妙之处在于1GH大电感把直流和交流路径彻底分开了直流靠电感维持交流靠Vtest注入两者互不干扰。仿真过程中如果发现FB节点直流电压偏离1.25V说明Liso没有正确连接或者Vtest的直流属性被误设成了非0值。3.3 从Bode图读出相位裕度跑完AC分析后波形窗口里显示的是一条从低频到高频的环路增益曲线。第一步先看幅度曲线找到它穿过0dB的位置这个频率就是穿越频率fc。第二步看同频率下相位曲线的度数相位裕度就是PM 180° 相位角比如相位曲线在穿越频率处显示-125°那么PM就是55°属于比较健康的范围。如果显示-160°PM只有20°那这个电路基本已经处于“一碰就振”的状态。在读相位的时候有几个LTspice操作技巧。用鼠标左键点击曲线可以查看数据点按住Ctrl键点击可以显示更详细的数据标签。更快的办法是直接在波形窗口输入快捷键“Ctrl左键”找到幅度为0dB附近的频率点然后再把鼠标切到相位曲线看同一频率下对应的相位值。两条曲线分开显示时可以用游标功能一个游标放在幅度曲线的0dB交点另一个游标对齐到相位曲线的同频率点。以我这个测试台为例ESR0.2Ω时仿真得到的穿越频率大概在30kHz到50kHz这个区间相位裕度大约50°。这个结果说明零点确实把相位补偿到了合理位置。4. ESR参数扫描看着相位裕度被一颗电阻“拿捏”4.1 一次跑四条曲线的.step设置现在进入本文最直观的环节用.step指令扫描ESR。在仿真指令里加上一行.step param RESR list 0.02 0.2 2 20配合之前的.ac dec 100 1 100MegLTspice会自动跑四次仿真每次都把RESR替换成列表里的一个值最终得到四条叠加在一起的曲线。在波形窗口里右键图例会看到每次扫描对应的ESR值点掉其他曲线就能单独观察某一组数据。这种方式比手动改四次参数再分别跑仿真高效得多而且能把各条曲线直接叠在一起对比趋势一目了然。如果还想把瞬态仿真也纳入扫描只需把.step放在瞬态分析的同一个仿真指令组里LTspice会依次用各ESR值跑瞬态输出波形同样可以按步进值区分。4.2 四种ESR下的环路特性对比结合我的测试台参数22uF电容搭配不同ESR时ESR零点的位置变化非常大导致环路特性差异也极其明显。ESRESR零点频率穿越频率趋势相位裕度稳定性判断0.02Ω约362kHz穿越频率偏高很低接近0°~20°极易自激0.2Ω约36kHz适中约50°稳定响应好2Ω约3.6kHz偏低表面较高但带宽窄稳定但动态响应差20Ω约360Hz很低看似高实际高频噪声增益大不推荐注意这些具体数值来自我的仿真环境你搭出来的电路可能因为运放模型、PMOS参数不同而略有差异但趋势是一致的。低ESR的时候零点推到几百千赫之外根本没机会在穿越频率附近起作用相位裕度就剩不下多少高ESR的时候零点过早进入增益段把增益抬高穿越频率被推到更高处于是相位又在高频段恶化了。这个对比充分说明了一件事ESR并不是一个“越低越好”的寄生参数在传统LDO架构里它是补偿网络的一部分。4.3 瞬态验证振铃、自激和波形恢复AC分析告诉我们“稳不稳”但很多人看Bode图还是没感觉。为了让问题更直观我习惯在AC分析之后再跑一次瞬态给电路一个负载阶跃直接观察输出电压波形的表现。在OUT节点加一个脉冲电流源模拟负载从轻载到重载的突变Istep OUT 0 PULSE(0 0.4 1m 1u 1u 1m 3m)基础负载Rload10Ω大约250mA静态电流阶跃再叠加400mA总负载峰值接近650mA。瞬态仿真指令.tran 0 5m 0 0.5u最大步长设0.5us是为了避免漏掉高频振铃细节。波形结果里能看到三种典型状态。ESR0.02Ω时VOUT在阶跃后直接进入持续振荡幅度几十毫伏频率在几十千赫而且衰减非常慢基本就是自激状态ESR0.2Ω时阶跃后VOUT有一个明显的过冲但两三微秒内就收敛回稳定值这是比较理想的状态ESR2Ω时VOUT不会自激但恢复时间明显拉长像“拖泥带水”一样慢慢爬回稳态说明环路带宽被压低了。我建议你跑完AC分析后一定顺手做一次瞬态验证两者能互相印证。AC显示PM低瞬态必有振铃AC显示PM尚可但穿越频率偏低瞬态就一定表现出响应变慢。如果出现AC结果和瞬态结果对不上的情况优先检查是不是注入法接线接错了。5. 仿真之外的三个现实坑——真实电容没那么听话5.1 MLCC的DC偏压让容值悄悄“缩水”仿真里把22uF设成22uF但现实中MLCC在直流偏压下的容量缩水是非常严重的。一颗标称22uF的X5R或者X7R电容在5V直流偏压下实际容量可能只剩50%甚至更低只剩8到12uF。容量一变输出极点和ESR零点的频率都会跟着变。仿真里假设的36kHz零点在真实市电下可能飘到60kHz以上原来计算的相位裕度就不再成立。这一点在低ESR的MLCC场景下尤其危险因为MLCC本身ESR就只有几毫欧到几十毫欧本来就是相位裕度最紧张的区域容量再一缩水零点更往高频跑相当于雪上加霜。所以我做仿真时会按照电容数据手册的“电容-直流偏压曲线”把容值取成实际工作电压下的值而不是标称值。LTspice里的Cout直接填这个降额后的容值就行。仿真结果如果显示相位裕度贴着30°的边那实际板子大概率是要出事的。5.2 并联电容组会把ESR压得很低工程上为了降低输出纹波经常在LDO输出端并联好几颗MLCC。很多人的直觉是“并联电容越多越好”但从环路稳定性角度看并联电容会显著改变等效ESR。两颗相同规格的MLCC并联容值加倍等效ESR减半。假如单颗电容ESR是10mΩ并联之后变成5mΩ零点频率直接翻倍。如果你在设计初期是依靠单颗电容的ESR来保证相位裕度并联之后很可能悄悄突破了稳定下限轻则振铃重则自激。仿真时可以用一个等效的Cout值加等效Rser来模拟并联组也可以用LTspice里直接并联多个电容元件让仿真器自己算。我更推荐后者因为多个电容的不同ESR和不同容值组合等效频率特性并不是简单加减就能看出来的让仿真器算更准确。5.3 温度和老化让ESR漂移一个数量级ESR不是一个固定的数它随温度、频率、使用时间都会变化。钽电容在低温时ESR会明显上升铝电解电容随着使用时间增加内部电解液干涸ESR可能增大到初始值的几倍。MLCC虽然ESR很低但在不同频率下也有波动。电容类型典型ESR范围主要变化因素MLCC1mΩ~50mΩ直流偏压、温度钽电容0.1Ω~1Ω低温时ESR上升铝电解0.1Ω~几Ω老化后ESR增大仿真时如果把ESR当成一个固定点很容易忽略批量生产和全温区工作时的风险。正确做法是把ESR当做一个区间用.step param RESR list 0.01 0.1 0.5 2 10扫一个范围确认在整个区间内相位裕度都满足要求。这个“两点角”验证思路才是工程级仿真该有的严谨度。5.4 最稳妥的对策按ESR上下限各仿一轮综合上面几个坑我在实际项目里的做法很固定选定输出电容型号后先查数据手册确定ESR的最小值和最大值把这两个边界分别填进Rser跑一轮AC和瞬态。如果两个边界下相位裕度都在45°以上瞬态波形收敛正常这颗电容才敢用在量产设计里。如果仿真发现边界值不满足通常的解决思路包括换LDO型号、调输出容值、在输出端增加阻尼电阻或前馈电容调整零点位置。其中前馈电容是很多新手的盲区这里先埋个伏笔后面专题再展开。6. LTspice实操中容易踩的几个坑6.1 理想运放模型会高估稳定性刚接触LTspice时很多人图省事直接用[opamps]里的理想opamp模型来搭误差放大器。理想运放开环增益无穷大、带宽无穷大仿真出来的环路穿越频率会被推到很高相位裕度看起来也非常富余。等你把电路板做出来会发现实际LDO根本稳不住。这是因为真实误差放大器的增益带宽积是有限的。普通LDO内部误差放大器GBW通常在几百kHz到几MHz这个带宽限制了整个环路的穿越频率不可能太高。如果用理想运放穿越频率可能跑到10MHz以上ESR零点的位置反而显得不那么重要完全掩盖了真实场景下的稳定性风险。我在测试台里用UniversalOpamp2并设置GBW1M、Avol100k就是为了让仿真的环路特性更接近真实LDO。你自己搭电路时也建议给运放设置一个合理的带宽限制否则仿出来的结果只能当“理想化参考”不能作为稳不稳定的依据。6.2 仿真不收敛时的急救流程LTspice在瞬态仿真时偶尔会报“Time step too small”错误原因通常是电路存在不合理的突变或者模型参数太极端。遇到这个报错按下面的顺序排查基本都能解决。先跑一遍.op确认直流工作点是否正常。如果工作点异常比如PMOS栅极电压异常、FB节点远离1.25V先修电路连接。工作点正常但仍然不收敛的就把瞬态仿真的最大步长调小从默认值改成0.1u甚至0.01u强迫仿真器在快速变化区间多算几步。还不行的话打开LTspice控制面板在SPICE选项卡里把积分方式从默认的Trapezoidal改成Gear这种算法在振荡电路里通常更稳定。如果还是不收敛检查PMOS模型的Cgd和Cgs寄生电容。理想开关模型在切换瞬间会产生极高的dV/dt数值计算容易爆掉给模型加上皮法级别的寄生电容能让仿真器喘过气来。6.3 相位裕度的读取与记录技巧相位裕度的读取看似简单实际操作中有几个提升效率的小习惯。多组ESR曲线叠在一起时直接在波形窗口看全部曲线会很乱。右键图例里的步进项选择“Select Steps”可以单独显示某一组ESR的数据对比之后再切换比全堆在一起清晰得多。读取穿越频率时我会在幅度曲线接近0dB的位置用Ctrl左键点击LTspice会显示精确的坐标值。然后切换View找到相位曲线对应频率点的相位值。有时幅度曲线有多个穿越点取高频段第一次穿越0dB的那个点因为LDO的稳定性主要看这个点附近的相位情况。最后一个小建议把AC分析的PM数据和瞬态波形截图放在同一个表格里加上当时用的ESR值、电容容值这些参数攒成一个“稳定性调试记录”。项目做得越多这个记录就越值钱很多问题其实之前已经遇到过了。写在最后的经验这套仿真方法我前后用了一年多从最开始只会照着数据手册堆电容到现在投板前先跑一轮ESR扫描帮我在项目里避掉了至少三次LDO自激事故。说句实在话电源稳定性这种问题上电之前用仿真器花十分钟能看出来等板子贴好了再拿示波器补救成本完全不是一个量级。如果你现在正在被某个LDO的异常振荡折磨强烈建议先查输出电容的类型和实际ESR再对照数据手册确认它落在没有落在稳定窗口里。大部分“换个大电容就好”、“换成钽电容就行”这类经验主义操作本质都是在改变输出电容的零点位置。把LTspice里的这条ESR扫描流程跑通你就不再需要靠碰运气来选电容了。
